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1. (WO2001003300) PROCEDE ET CIRCUIT POUR LA GESTION EN TAMPON A GRANDE VITESSE DE SIGNAUX D'HORLOGE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2001/003300    N° de la demande internationale :    PCT/US2000/018186
Date de publication : 11.01.2001 Date de dépôt international : 30.06.2000
CIB :
H03K 19/017 (2006.01), H03K 19/0185 (2006.01)
Déposants : VITESSE SEMICONDUCTOR CORPORATION [US/US]; 741 Calle Plano, Camarillo, CA 93012 (US)
Inventeurs : WARWAR, Greg; (US)
Mandataire : JEON, Jun-Young, E.; Christie, Parker & Hale, LLP, 350 West Colorado Boulevard, P.O. Box 7068, Pasadena, CA 91109-7068 (US)
Données relatives à la priorité :
09/345,885 01.07.1999 US
Titre (EN) METHOD AND CIRCUITRY FOR HIGH SPEED BUFFERING OF CLOCKS SIGNALS
(FR) PROCEDE ET CIRCUIT POUR LA GESTION EN TAMPON A GRANDE VITESSE DE SIGNAUX D'HORLOGE
Abrégé : front page image
(EN)A high bandwidth clock buffer, including a steering circuit, significantly increases the maximum frequency at which CMOS technology can be used to perform high-speed logic functions. In particular, the clock buffer includes a steering circuit for enhancing a voltage follower stage. The steering circuit includes steering transistors positioned between voltage follower transistors and constant current sources. The steering circuit switches all or substantially all of the current from both of the constant current sources through whichever of the two voltage follower transistors is being pulled low, thus doubling the amount of current that is available for slewing when the output is being pulled low. At the same time, since the voltage follower transistor that is being pulled high no longer has to source the constant current I¿0?, the effective maximum current that can be supplied to charge up the load capacitance is increased by approximately I¿0?. The clock buffer provides a higher unity gain bandwidth than a standard CML buffer, while maintaining a well controlled delay which will track other logic gates.
(FR)La présente invention concerne un tampon de synchronisation à grande largeur de bande, comprenant un circuit d'aiguillage, qui augmente considérablement la fréquence maximum à laquelle on peut utiliser la technologie CMOS pour effectuer des fonctions logiques à grande vitesse. Ce tampon de synchronisation comprend en particulier un circuit d'aiguillage destiné à renforcer un étage suiveur de tension. Ce circuit d'aiguillage comprend des transistors d'aiguillage montés entre des transistors suiveur de tension et des sources de courant continu. Ce circuit d'aiguillage commute tout ou sensiblement tout le courant en provenance des deux sources de courant continu à travers celui des transistors suiveurs de tension qui est en transition basse, doublant ainsi la quantité de courant disponible pour l'intervention lorsque la sortie est en transition basse. Dans le même temps, comme le transistor suiveur de tension en transition haute n'a plus besoin de débiter le courant continu I¿0?, le courant efficace maximum qui peut être fourni pour faire monter la charge de la capacitance de charge est augmenté approximativement de I¿0.? Le tampon d'horloge offre une plus grande largeur de bande à gain unaire par rapport à un tampon CML, tout en maintenant un délai bien contrôlé qui fera la poursuite d'autres portes logiques.
États désignés : JP.
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)