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1. (WO2001003139) ESSAI DE MEMOIRES RAM DYNAMIQUES EN BUS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2001/003139    N° de la demande internationale :    PCT/US2000/018156
Date de publication : 11.01.2001 Date de dépôt international : 29.06.2000
Demande présentée en vertu du Chapitre 2 :    26.01.2001    
CIB :
G11C 7/10 (2006.01)
Déposants : MICRON TECHNOLOGY, INC. [US/US]; 8000 South Federal Way, Boise, ID 83706 (US)
Inventeurs : COOPER, Christopher, B.; (US).
BROWN, Brian, L.; (US).
MAI, Thanh, K.; (US)
Mandataire : BULCHIS, Edward, W.; Dorsey & Whitney LLP, Suite 3400, 1420 5th Avenue, Seattle, WA 98101 (US)
Données relatives à la priorité :
09/351,105 06.07.1999 US
Titre (EN) TESTING RAMBUS MEMORIES
(FR) ESSAI DE MEMOIRES RAM DYNAMIQUES EN BUS
Abrégé : front page image
(EN)A RAMBUS dynamic random access memory (40) includes a test control circuit (44) that selectively couples a row address latch to either a row sense control signal or a CAD control signal. In a normal operating mode, the test control circuit couples the row address latch (26) to the row sense control signal so that the row sense control signal both latches a row address and senses a row of memory cells corresponding to the latched address. Prior to conducting a core noise test, the test control circuit couples the row address latch to the CAD control signal so that the row address is latched by the CAD control signal, and the row sense control signal only functions during the core noise test to sense a row corresponding to the latched row. The memory also includes a multiplexer (48) that receives a time-multiplexed data/address bus and simultaneously couples a first part of the data/address bus to an internal data bus and a second part of the data/address bus to an internal address bus.
(FR)La présente invention concerne une mémoire (40) à accès direct RAM dynamique en bus qui comprend un circuit (44) de test de contrôle qui raccorde sélectivement un enclencheur d'adresse de ligne soit à un signal de contrôle de lecture de ligne, soit à un signal de contrôle (CAD). Dans un mode de fonctionnement normal, ce circuit de test de contrôle raccorde l'enclencheur (26) d'adresse de ligne au signal de contrôle de lecture de ligne de sorte que le signal de contrôle de lecture de ligne enclenche une adresse de ligne et lise une ligne de cellules mémoire correspondant à l'adresse enclenchée. Avant de conduire un test de bruit principal, le circuit de test de contrôle raccorde l'enclencheur d'adresse de ligne au signal de contrôle CAD de sorte que l'adresse de ligne soit enclenchée par le signal de contrôle CAD, et que le signal de contrôle de lecture de ligne ne fonctionne que pendant le test de bruit principal de façon à lire une ligne correspondant à la ligne enclenchée. Cette mémoire comprend aussi un multiplexeur (48) qui reçoit des données/ adresses de bus multiplexées dans le temps et qui simultanément raccorde une première partie de ces données/adresses de bus à un bus de données interne et une seconde partie de ces données/adresses de bus à un bus d'adresses interne.
États désignés : AE, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CR, CU, CZ, DE, DK, DM, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)