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1. (WO2001001493) ENSEMBLE CELLULES MEMOIRES ET SON PROCEDE DE PRODUCTION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2001/001493    N° de la demande internationale :    PCT/DE2000/001768
Date de publication : 04.01.2001 Date de dépôt international : 30.05.2000
Demande présentée en vertu du Chapitre 2 :    07.11.2000    
CIB :
H01L 21/8247 (2006.01), H01L 27/115 (2006.01)
Déposants : INFINEON TECHNOLOGIES AG [DE/DE]; St.-Martin-Strasse 53, D-81541 München (DE) (Tous Sauf US).
RUSCH, Andreas [DE/DE]; (DE) (US Seulement).
TRÜBY, Alexander [DE/DE]; (DE) (US Seulement).
ZIMMERMANN, Ulrich [DE/US]; (US) (US Seulement).
KOHLHASE, Armin [DE/DE]; (DE) (US Seulement).
BÖHM, Thomas [DE/DE]; (DE) (US Seulement).
HAIN, Manfred [DE/DE]; (DE) (US Seulement).
OTANI, Yoichi [JP/US]; (US) (US Seulement)
Inventeurs : RUSCH, Andreas; (DE).
TRÜBY, Alexander; (DE).
ZIMMERMANN, Ulrich; (US).
KOHLHASE, Armin; (DE).
BÖHM, Thomas; (DE).
HAIN, Manfred; (DE).
OTANI, Yoichi; (US)
Mandataire : EPPING HERMANN & FISCHER; P.O. Box 12 10 26, 80034 München (DE)
Données relatives à la priorité :
199 29 233.7 25.06.1999 DE
Titre (DE) SPEICHERZELLENANORDNUNG UND HERSTELLUNGSVERFAHREN
(EN) MEMORY CELL ARRAY AND CORRESPONDING PRODUCTION METHOD
(FR) ENSEMBLE CELLULES MEMOIRES ET SON PROCEDE DE PRODUCTION
Abrégé : front page image
(DE)In einem Halbleiterkörper (1) werden reihenweise seitlich zueinander versetzt elektrisch isolierende Bereiche (3) ausgebildet, zwischen denen Gräben geätzt werden. In den Gräben werden an den vom Halbleitermaterial gebildeten Anteilen der Seitenwände aus Polysilizium-Spacern bestehende Floating-Gates (5) hergestellt. Die Gräben werden mit dotiertem Polysilizium als Kontroll-Gates (6) aufgefüllt. Am Boden der Gräben befinden sich dotierte Source-/Drain-Bereiche (4). Auf der Oberseite verlaufen quer zu den Gräben Leiterbahnen (8) als Bitleitungen, die das Halbleitermaterial in Kontaktbereichen (17) kontaktieren.
(EN)In a semiconductor body (1), electrically insulating areas (3), in-between which trenches are etched, are laterally staggered in relation to one another forming rows. Floating gates (5) consisting of polysilicon spacers are produced in the trenches in the fractions of the side walls formed by the semiconductor material. The trenches are filled with doped polysilicon as control gates (6). Doped source/drain areas (4) are located at the bottom of the trenches. Conductors (8) serving as bit lines contacting the semiconductor material in the contact areas (17) extend crosswise relative to the trenches.
(FR)Selon l'invention, des zones isolantes électriquement (3), entre lesquelles des tranchées sont produites par attaque, sont décalées latéralement les unes par rapport aux autres, sous la forme de rangées, dans un corps semiconducteur (1). Des grilles flottantes (5) constituées d'éléments écarteurs en silicium polycristallin sont produites dans les tranchées, au niveau des parties, formées par le matériau semiconducteur, de parois latérales. Les tranchées sont remplies de silicium polycristallin dopé, afin de servir de grilles de commande (6). Des régions source/drain dopées (4) se trouvent au fond des tranchées. Des tracés conducteurs (8), servant de lignes de bit en contact avec le matériau semiconducteur dans des zones de contact (17), s'étendent transversalement aux tranchées, sur leur côté supérieur.
États désignés : BR, CN, IN, JP, KR, MX, RU, UA, US.
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : allemand (DE)
Langue de dépôt : allemand (DE)