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1. (WO2000057480) NOUVEAU DISPOSITIF SEMI-CONDUCTEUR COMBINANT LES AVANTAGES DES ARCHITECTURES MASSIVE ET SOI, ET PROCEDE DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2000/057480    N° de la demande internationale :    PCT/FR2000/000641
Date de publication : 28.09.2000 Date de dépôt international : 16.03.2000
Demande présentée en vertu du Chapitre 2 :    10.10.2000    
CIB :
H01L 21/336 (2006.01), H01L 29/06 (2006.01), H01L 29/786 (2006.01)
Déposants : FRANCE TELECOM [FR/FR]; 6, place d'Alleray, F-75015 Paris (FR) (Tous Sauf US).
JURCZAK, Malgorzata [FR/FR]; (FR) (US Seulement).
SKOTNICKI, Thomas [FR/FR]; (FR) (US Seulement)
Inventeurs : JURCZAK, Malgorzata; (FR).
SKOTNICKI, Thomas; (FR)
Mandataire : BUREAU D.A. CASALONGA-JOSSE; Morassistrasse 8, 80469 Munich (DE)
Données relatives à la priorité :
99/03470 19.03.1999 FR
Titre (EN) NOVEL SEMICONDUCTOR DEVICE COMBINING THE ADVANTAGES OF SOLID AND SOI ARCHITECTURES, AND METHOD FOR MAKING SAME
(FR) NOUVEAU DISPOSITIF SEMI-CONDUCTEUR COMBINANT LES AVANTAGES DES ARCHITECTURES MASSIVE ET SOI, ET PROCEDE DE FABRICATION
Abrégé : front page image
(EN)The invention concerns a device comprising a silicon substrate (1) having a top surface coated with a thin gate dielectric layer (4) and wherein are formed source and drain regions (5, 6) defining between them a channel region (1a), a gate (7) on the thin gate dielectric layer (4) above the channel (1a) region. The invention is characterised in that it comprises in the channel region(1a) a continuous or discontinuous insulating cavity (2) defining with the source and drain regions a thin silicon layer (3) 1 to 50 nm thick located above the insulating cavity, said insulating cavity (2) having a length representing at least 70 % of a predetermined minimum channel length. The invention is applicable to MOSFET transistors.
(FR)Le dispositif comprend un substrat de silicium (1) ayant une surface supérieure revêtue d'une mince couche de diélectrique de grille (4) et dans lequel sont formées des régions de source et de drain (5, 6) définissant entre elles une région de canal (1a), une grille (7) sur la mince couche diélectrique de grille (4) au-dessus de la région de canal (1a), caractérisé en ce qu'il comprend dans la région de canal (1a) une cavité isolante (2) continue ou discontinue délimitant avec les régions de source et de drain une mince couche de silicium (3) de 1 à 50 nm d'épaisseur et située au-dessus de la cavité isolante, ladite cavité isolante (2) ayant une longueur représentant au moins 70 % d'une longueur minimale prédéterminée de canal. Application aux transistors MOS à effet de champ.
États désignés : JP, KR, US.
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : français (FR)
Langue de dépôt : français (FR)