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1. (WO2000057424) MEMOIRE INTEGREE A CELLULES DE MEMOIRE ET A CELLULES DE REFERENCE ET PROCEDE DE FONCTIONNEMENT DE LADITE MEMOIRE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2000/057424    N° de la demande internationale :    PCT/DE2000/000758
Date de publication : 28.09.2000 Date de dépôt international : 10.03.2000
Demande présentée en vertu du Chapitre 2 :    02.08.2000    
CIB :
G11C 7/14 (2006.01), G11C 11/22 (2006.01)
Déposants : INFINEON TECHNOLOGIES AG [DE/DE]; St.-Martin-Str. 53, 81669 München (DE) (Tous Sauf US).
BÖHM, Thomas [DE/DE]; (DE) (US Seulement).
BRAUN, Georg [DE/DE]; (DE) (US Seulement).
HÖNIGSCHMID, Heinz [DE/US]; (US) (US Seulement).
MANYOKI, Zoltan [CA/CA]; (CA) (US Seulement).
RÖHR, Thomas [DE/DE]; (DE) (US Seulement)
Inventeurs : BÖHM, Thomas; (DE).
BRAUN, Georg; (DE).
HÖNIGSCHMID, Heinz; (US).
MANYOKI, Zoltan; (CA).
RÖHR, Thomas; (DE)
Mandataire : EPPING HERMANN & FISCHER; Ridlerstrasse 55, 80339 München (DE)
Données relatives à la priorité :
199 13 109.0 23.03.1999 DE
Titre (DE) INTEGRIERTER SPEICHER MIT SPEICHERZELLEN UND REFERENZZELLEN UND ENTSPRECHENDES BETRIEBSVERFAHREN
(EN) INTEGRATED MEMORY WITH MEMORY CELLS AND REFERENCE CELLS AND CORRESPONDING OPERATING METHOD
(FR) MEMOIRE INTEGREE A CELLULES DE MEMOIRE ET A CELLULES DE REFERENCE ET PROCEDE DE FONCTIONNEMENT DE LADITE MEMOIRE
Abrégé : front page image
(DE)Der integrierte Speicher weist zwei erste Schaltelemente (S1) auf, die jeweils eine Bitleitung (BL0, bBL0) eines ersten Bitleitungspaares mit einer Bitleitung (BL1, bBL1) eines zweiten Bitleitungspaares verbinden. Außerdem weist er zwei zweite Schaltelemente (S2) auf, die jeweils eine der Referenzzellen (RC') des einen Bitleitungspaares (BL0, bBL0) mit derjenigen Bitleitung (BL1, bBL1) des anderen Bitleitungspaares verbinden, die nicht über das entsprechende erste Schaltelement (S1) mit der dieser Referenzzelle (RC') zugeordneten Bitleitung verbunden ist. Ein Rückschreiben von Informationen in die Referenzzellen (RC, RC') erfolgt über die Leseverstärker (SAi).
(EN)The integrated memory has two first switching elements (S1) which each connect a bit line (BL0, bBL0) of a first bit line pair to a bit line (BL1, bBL1) of a second bit line pair; and two second switching elements (S2) which each connect one of the reference cells (RC') of one bit line pair (BL0, bBL0) to the bit line (BL1, bBL1) of the other bit line pair that is not connected to the bit line allocated to this reference cell (RC') by the corresponding first switching element. Information is rewritten into the reference cells (RC, RC') through the read amplifier (SAi).
(FR)Mémoire intégrée qui comporte deux premiers éléments de commutation (S1) reliant chacun une ligne (BL0, bBL0) de bits d'une première paire de lignes de bits à une ligne (BL1, bBL1) de bits d'une seconde paire de lignes de bits. Ladite mémoire comporte en outre deux seconds éléments de commutation (S2) qui relient chacun l'une des cellules de référence (RC') de l'une des paires de lignes (BL0, bBL0) de bits avec la ligne (BL1, bBL1) de bits de l'autre paire de lignes de bits qui n'est pas reliée à la ligne de bits associée à cette cellule de référence (RC') par l'intermédiaire du premier élément de commutation (S1) correspondant. Une réécriture d'informations dans les cellules de référence (RC, RC') est effectuée par l'intermédiaire des amplificateurs de lecture (SAi).
États désignés : CN, JP, KR, US.
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : allemand (DE)
Langue de dépôt : allemand (DE)