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1. (WO2000055723) EXTENSION D'ADRESSE LINEAIRE ET MAPPAGE DANS UNE MEMOIRE PHYSIQUE UTILISANT DES ENTREES DE TABLEAU DE PAGE 4 ET 8 OCTETS DANS UN MICROPROCESSEUR 32 BITS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2000/055723    N° de la demande internationale :    PCT/US2000/005420
Date de publication : 21.09.2000 Date de dépôt international : 29.02.2000
Demande présentée en vertu du Chapitre 2 :    04.10.2000    
CIB :
G06F 9/355 (2006.01), G06F 12/02 (2006.01)
Déposants : INTEL CORPORATION [US/US]; 2200 Mission College Boulevard, Santa Clara, CA 95052 (US) (Tous Sauf US).
SHAHIDZADEH, Shahrokh [US/US]; (US) (US Seulement).
BIGBEE, Bryant, E. [US/US]; (US) (US Seulement).
PAPWORTH, David, B. [US/US]; (US) (US Seulement).
BINNS, Frank [US/GB]; (US) (US Seulement).
COLWELL, Robert, P. [US/US]; (US) (US Seulement)
Inventeurs : SHAHIDZADEH, Shahrokh; (US).
BIGBEE, Bryant, E.; (US).
PAPWORTH, David, B.; (US).
BINNS, Frank; (US).
COLWELL, Robert, P.; (US)
Mandataire : MILLIKEN, Darren, J.; Blakely, Sokoloff, Taylor & Zafman LLP, 7th floor, 12400 Wilshire Boulevard, Los Angeles, CA 90025 (US).
MALLIE, Michael, J.; Blakely, Sokoloff, Taylor & Zafman LLP, 7th floor, 12400 Wilshire Boulevard, Los Angeles, CA 90025 (US)
Données relatives à la priorité :
09/267,796 12.03.1999 US
Titre (EN) LINEAR ADDRESS EXTENSION AND MAPPING TO PHYSICAL MEMORY USING 4 AND 8 BYTE PAGE TABLE ENTRIES IN A 32-BIT MICROPROCESSOR
(FR) EXTENSION D'ADRESSE LINEAIRE ET MAPPAGE DANS UNE MEMOIRE PHYSIQUE UTILISANT DES ENTREES DE TABLEAU DE PAGE 4 ET 8 OCTETS DANS UN MICROPROCESSEUR 32 BITS
Abrégé : front page image
(EN)A microprocessor for providing an extended linear address of more than 32 bits. The extended linear address may be provided by concatenating a linear address with a segment selector extension, or by concatenating the values from two registers. Hierarchical translation of a linear address to a physical address is performed in which the number of levels in the hierarchy depends upon whether the linear address is an extended linear address.
(FR)L'invention concerne un microprocesseur proposant une adresse linéaire étendue de plus de 32 bits. Cette adresse peut être obtenue par concaténation d'une adresse linéaire avec une extension d'un dispositif de sélection de segment ou par concaténation des valeurs de deux registres. La transposition hiérarchique d'une adresse linéaire vers une adresse physique est effectuée et le numéro de niveaux dans la hiérarchie dépend de l'état étendu ou non de l'adresse linéaire.
États désignés : AE, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CR, CU, CZ, DE, DK, DM, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, US, UZ, VN, YU, ZA, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, SD, SL, SZ, TZ, UG, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)