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1. (WO2000052822) ELEMENT DE RETARD ANALOGUE A COMMANDE DUALE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2000/052822    N° de la demande internationale :    PCT/CA2000/000202
Date de publication : 08.09.2000 Date de dépôt international : 25.02.2000
Demande présentée en vertu du Chapitre 2 :    22.09.2000    
CIB :
H03H 11/26 (2006.01), H03K 5/13 (2014.01)
Déposants : MOSAID TECHNOLOGIES INCORPORATED [CA/CA]; 11 Hines Road, Kanata, Ontario K2K 2X1 (CA)
Inventeurs : LEE, Ki-Jun; (CA).
BHULLAR, Gurpreet; (CA)
Mandataire : BAKER, Harold, C.; Pascal & Associates, P.O. Box 11121, Station H, Nepean, Ontario K2H 7T8 (CA).
CHARRIER RAPP & LIEBAU; Postfach 31 02 60, D-86063 Augsburg (DE)
Données relatives à la priorité :
2,263,061 26.02.1999 CA
Titre (EN) DUAL CONTROL ANALOG DELAY ELEMENT
(FR) ELEMENT DE RETARD ANALOGUE A COMMANDE DUALE
Abrégé : front page image
(EN)A delay line comprised of analog delay elements each having a selectively adjusted coarse and fine delay portion is described. The coarse delay portion receives an input clock signal and generates a ramp signal having a slope based on a predetermined coarse delay setting. The fine delay portion generates a threshold voltage based on a predetermined fine delay setting. A comparator compares the coarse delay ramp signal voltage with the fine delay threshold voltage and generates an output clock signal when the ramp signal voltage surpasses the fine delay threshold voltage. The coarse delay is linearly adjustable based on a 32-bit binary input signal and the fine delay is binary-weight adjusted based on a 5-bit binary input signal. Both the coarse and fine delay portions are controlled by delay line control circuitry which compares a feedback version of the output clock signal with the input clock signal and provides control signals to increment or decrement coarse and fine delay in the delay line.
(FR)L'invention concerne une ligne de retard constituée d'éléments de retard analogues, chaque élément possédant une partie de retard grossier et fin adaptée de manière sélective. La partie de retard grossier reçoit un signal d'horloge d'entrée et génère un signal en dent de scie possédant une pente liée à un réglage de retard grossier prédéterminé. La partie de retard fin génère une tension seuil liée à un réglage de retard fin prédéterminé. Un comparateur compare la tension du signal en dent de scie du retard grossier avec la tension seuil de retard fin, et génère un signal d'horloge de sortie lorsque la tension du signal en dent de scie dépasse la tension seuil de retard fin. Le retard grossier peut être adapté linéairement en fonction d'un signal d'entrée binaire de 32 bits, et le retard fin est adapté par rapport au poids binaire en fonction d'un signal d'entrée binaire de 5 bits. Les parties de retard grossier et fin sont toutes deux commandées par un circuit de commande de ligne de retard qui compare une version de réaction du signal d'horloge de sortie au signal d'horloge d'entrée et qui produit des signaux de commande pour augmenter et diminuer le retard grossier et fin dans la ligne de retard.
États désignés : AE, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CH, CN, CU, CZ, DE, DK, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, UA, UG, UZ, VN, YU, ZA, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, SD, SL, SZ, TZ, UG, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)