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1. (WO2000052703) ESSAI PARALLELE DE DISPOSITIFS A CIRCUIT INTEGRE A L'AIDE DE COMPARAISONS EFFECTUEES DANS UN DISPOSITIF DUT OU ENTRE PLUSIEURS DISPOSITIFS DUT
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2000/052703    N° de la demande internationale :    PCT/US2000/005024
Date de publication : 08.09.2000 Date de dépôt international : 24.02.2000
Demande présentée en vertu du Chapitre 2 :    30.09.2000    
CIB :
G01R 31/319 (2006.01), G01R 31/3193 (2006.01), G11C 29/56 (2006.01)
Déposants : FORMFACTOR, INC. [US/US]; 5666 La Ribera Street, Livermore, CA 94550 (US)
Inventeurs : ROY, Richard, S.; (US).
MILLER, Charles, A.; (US)
Mandataire : MERKADEAU, Stuart, L.; Formfactor, Inc., 5666 La Ribera Street, Livermore, CA 94550 (US)
Données relatives à la priorité :
09/260,459 01.03.1999 US
Titre (EN) PARALLEL TESTING OF INTEGRATED CIRCUIT DEVICES USING CROSS-DUT AND WITHIN-DUT COMPARISONS
(FR) ESSAI PARALLELE DE DISPOSITIFS A CIRCUIT INTEGRE A L'AIDE DE COMPARAISONS EFFECTUEES DANS UN DISPOSITIF DUT OU ENTRE PLUSIEURS DISPOSITIFS DUT
Abrégé : front page image
(EN)What is disclosed is a system for testing a plurality of integrated circuit devices under test (DUTs), that includes a tester having at least one set of tester input/output (I/O) lines, the tester providing data values for testing a single DUT on the set of tester I/O lines, and circuitry coupled to the set of tester I/O lines to receive the data values from the tester and to provide error values to the tester, the circuitry forwards the data values to each of the plurality of DUTs, the circuitry performs a first comparison of the values of two locations habing corresponding addresses in different DUTs after reading from the locations, and in response generates the error values indicative of the first comparison. The circuitry may further perform a second comparison of the values of two different locations in the same DUT to generate further error values indicative of the second comparison.
(FR)L'invention concerne un système permettant d'essayer une pluralité de dispositifs essayés à circuit intégré (ou dispositifs DUT), ce système comprenant un appareil d'essai avec au moins un ensemble de lignes d'entrée/sortie (E/S) d'essai. Cet appareil d'essai fournit des valeurs de données permettant d'essayer, à l'aide de l'ensemble de lignes E/S d'essai, un dispositif DUT, cet appareil étant également muni de circuits couplés à cet ensemble de lignes E/S d'essai afin de pouvoir recevoir les valeurs de données provenant de l'appareil d'essai, et de fournir à ce dernier des valeurs d'erreur. Ces circuits transfèrent ensuite ces valeurs de données à chaque dispositif DUT, puis effectuent une première comparaison des valeurs de deux emplacements ayant des adresses correspondantes dans des dispositifs DUT différents après avoir procédé à une lecture depuis ces emplacements, avant de générer les valeurs d'erreur indiquant cette première comparaison. Enfin, ces circuits peuvent également effectuer une seconde comparaison des valeurs de deux emplacements différents dans le même dispositif DUT, afin de générer d'autres valeurs d'erreur indiquant cette seconde comparaison.
États désignés : AE, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CU, CZ, DE, DK, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, UA, UG, UZ, VN, YU, ZA, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, SD, SL, SZ, TZ, UG, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)