(EN) A parallel processor system comprising a pair of parallel buses (2, 3), a pipe line bus (9), a plurality of processor nodes (1-1 to 1-N) having a function of performing an operation in response to an instruction and a function of transferring data, cluster switches 5-1 to 5-N, 6-1 to 6-N, 7-1a to 7-La, 7-1b to 7-Lb, 8-1a to 8-Ma, 8-1b to 8-(M-1)b) having a plurality of connection modes and controlling connection of the parallel buses, the pipe line bus and the processor nodes, and a switch control section (4) for controlling the connection mode of the cluster switch to connect the processor nodes in series and/or in parallel.
(FR) L'invention concerne un système de processeur parallèle comprenant une paire de buses parallèles (2, 3), un bus pipeline (9), une pluralité de noeuds processeurs (1-1 à 1-N) ayant une fonction d'exécution d'une opération en réponse à une instruction et une fonction de transfert de données, des commutateurs par grappes (5-1 à 5-N, 6-1 à 6-N, 7-1a à 7-La, 7-1b à 7-Lb, 8-1a à 8-Ma, 8-1b à 8-(M-1)b) ayant une pluralité de modes de connexion et commandant la connexion des bus parallèles, du bus pipeline et des noeuds processeurs, ainsi qu'une partie (4) de commande des commutateurs destinée à commander le mode de connexion du commutateur par grappe afin de connecter les noeuds processeurs en série et/ou en parallèle.