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1. (WO2000013186) PROCEDE ET SYSTEME POUR COMMANDER LA TEMPORISATION LORS DE TESTS DE MODULES DE MEMOIRE RAMBUS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2000/013186    N° de la demande internationale :    PCT/US1999/019752
Date de publication : 09.03.2000 Date de dépôt international : 25.08.1999
Demande présentée en vertu du Chapitre 2 :    21.03.2000    
CIB :
G01R 31/319 (2006.01), G01R 31/3193 (2006.01), G11C 29/56 (2006.01)
Déposants : TANISYS TECHNOLOGY, INC. [US/US]; Suite 130 12201 Technology Boulevard Austin, TX 78727 (US)
Inventeurs : HUNTER, Paul, R.; (US)
Mandataire : HOLLAND, Robert, W.; Baker & Botts, L.L.P. 2001 Ross Avenue Dallas, TX 75201-2980 (US)
Données relatives à la priorité :
60/097,894 26.08.1998 US
09/267,731 15.03.1999 US
09/359,173 22.07.1999 US
Titre (EN) METHOD AND SYSTEM FOR TIMING CONTROL IN THE TESTING OF RAMBUS MEMORY MODULES
(FR) PROCEDE ET SYSTEME POUR COMMANDER LA TEMPORISATION LORS DE TESTS DE MODULES DE MEMOIRE RAMBUS
Abrégé : front page image
(EN)A system and method for testing a RIMM loaded with RDRAM integrated circuits generates and reads test transaction data with a test transaction engine, such as a microprocessor-based memory tester. A RIMM adapter interfaces with the test transaction engine and the RIMM under test to communicate test data, including test write, address, control and read data. A comparison of test read data returned to the test transaction engine from the RIMM against predetermined values allows a determination of the operational status of the RIMM. A load circuit skews the clock timing signal by a programmable amount relative to a constant data signal to allow testing of setup and hold time, and simulation of various trace length conditions. The RIMM adapter is embodied as an ASIC with plural FIFO circuits interfaced between the test transaction engine and a channel controller and RAC. The FIFOs reconcile differences in timing between generation and return of test data and demands by the RAC and channel controller. Separate read and write data paths between the test transaction engine and ASIC support improved rates of data transfer. The test transaction engine provides full speed test transactions by using instruction data to generate test data with FPGAs.
(FR)Selon cette invention, un système et un procédé pour tester un module RIMM chargé de circuits intégrés de mémoires RDRAM servent à générer et à lire des données de transaction test avec un moteur de transactions tel qu'un testeur de mémoire basé sur des microprocesseurs. Un adaptateur de RIMM assure l'interface avec un moteur de transactions de test et le module RIMM testé pour communiquer les données de test, y compris les données d'écriture, d'adresse, de commande et de lecture de test. Une comparaison de données de lecture de test, retournée au moteur de transactions de test depuis le module RIMM contre des valeurs prédéterminées, permet de déterminer le statut de fonctionnement du module RIMM. Un circuit de charge décale un signal d'horloge de temporisation pour une valeur programmable relative à un signal constant de données afin de permettre la vérification du temps de mise en place et de prise ainsi que la simulation de divers états de longueur de tracés. L'adaptateur de RIMM est réalisé sous la forme d'un circuit intégré spécifique (ASIC) comportant plusieurs circuits FIFO connectés entre le moteur de transactions de test, un contrôleur de canal et une cellule de voies ASIC de RAMBUS (RAC). Les circuits FIFO égalisent les différences de temporisation entre la génération et le retour de données test et les demandes par le RAC et le contrôleur de canal. Les chemins séparés de lecture et d'écriture de données entre le moteur de transactions de test et le support d'ASIC permettent d'améliorer les débits de transmission de données. Le moteur de transactions de test assure des transactions de données à toute vitesse en utilisant des données d'instructions pour générer des tests de données avec des prédiffusés programmables.
États désignés : AE, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CR, CU, CZ, DE, DK, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, UA, UG, UZ, VN, YU, ZA, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, SD, SL, SZ, UG, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)