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1. (WO2000011548) MECANISME POUR BLOC DE CHARGEMENT, INTERVENANT LORS DE LA GENERATION D'ADRESSES DE STOCKAGE, ET VECTEUR DE DEPENDANCE UNIVERSEL
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2000/011548    N° de la demande internationale :    PCT/US1999/006427
Date de publication : 02.03.2000 Date de dépôt international : 24.03.1999
Demande présentée en vertu du Chapitre 2 :    07.02.2000    
CIB :
G06F 9/38 (2006.01)
Déposants : ADVANCED MICRO DEVICES, INC. [US/US]; One AMD Place Mail Stop 68 Sunnyvale, CA 94088-3453 (US)
Inventeurs : WITT, David, B.; (US)
Mandataire : MILLER, Louise, K.; Advanced Micro Devices, Inc. 5204 East Ben White Boulevard, M/S 562 Austin, TX 78741 (US)
Données relatives à la priorité :
09/138,886 24.08.1998 US
09/139,178 24.08.1998 US
Titre (EN) MECHANISM FOR LOAD BLOCK ON STORE ADDRESS GENERATION AND UNIVERSAL DEPENDENCY VECTOR
(FR) MECANISME POUR BLOC DE CHARGEMENT, INTERVENANT LORS DE LA GENERATION D'ADRESSES DE STOCKAGE, ET VECTEUR DE DEPENDANCE UNIVERSEL
Abrégé : front page image
(EN)A processor employs ordering dependencies for load instruction operations upon store address instruction operations. The processor divides store operations into store address instruction operations and store data instruction operations. The store address instruction operations generate the address of the store, and the store data instruction operations route the corresponding data to the load/store unit. The processor maintains a store address dependency vector indicating each of the outstanding store addresses and records ordering dependencies upon the store address instruction operations for each load instruction operation. Accordingly, the load instruction operation is not scheduled until each prior store address instruction operation has been scheduled. Store addresses are available for dependency checking against the load address upon execution of the load instruction operation. If a memory dependency exists, it may be detected upon execution of the load instruction operation. The processor may also employ an instruction queue and dependency vectors therein which allow a flexible dependency recording structure. The dependency vector includes a dependency indication for each instruction queue entry, which may provide a universal mechanism for scheduling instruction operations. An arbitrary number of dependencies may be recorded for a given instruction operation, up to a depdendency upon each other instruction operation. Since the dependency vector is configured to record an arbitrary number of dependencies, a given instruction operation can be ordered with respect to any other instruction operation. Accordingly, any architectural or microarchitectural restrictions upon concurrent execution or upon order of particular instruction operations in execution may be enforced. The instruction queues evaluate the dependency vectors and request scheduling for each instruction operation for which the recorded dependencies have been satisfied.
(FR)Un processeur utilise des dépendances d'ordonnancement pour les opérations d'instruction de chargement lors d'opérations d'instruction de mémorisation d'adresse. Le processeur divise les opérations de stockage en opérations d'instruction de stockage d'adresse et en opérations d'instruction de stockage de données. Les opérations d'instruction d'adresse de stockage génèrent l'adresse du stockage et les opérations d'instruction de données de stockage acheminent les données correspondantes à l'unité de chargement/stockage. Le processeur conserve un vecteur de dépendance d'adresse de stockage, indiquant chacune des adresses de stockage restantes et enregistre les dépendances d'ordonnancement lors des opérations d'instruction d'adresse de stockage pour chaque opération d'instruction de chargement. L'opération d'instruction de chargement n'est pas ordonnancée tant que chaque opération d'instruction d'adresse de stockage antérieure n'a pas été ordonnancée. Les adresses de stockage sont disponibles pour la vérification des dépendances par rapport à l'adresse de chargement, lors de l'exécution de l'opération d'instruction de chargement. Si une dépendance de mémoire existe, elle peut être détectée lors de l'exécution de l'opération d'instruction de chargement. Le processeur peut également utiliser une queue d'instructions et des vecteurs de dépendances dans celle-ci, une structure d'enregistrement de dépendances souple étant ainsi possible. Le vecteur de dépendance comporte une indication de dépendance pour chaque entrée de queue d'instruction, qui permet la production d'un mécanisme universel pour l'ordonnancement d'opérations d'instructions d'ordonnancement. Un nombre arbitraire de dépendances peut être enregistré pour une opération d'instruction donnée, à concurrence d'une opération d'instruction d'interdépendance. Etant donné que le vecteur de dépendance est configuré pour l'enregistrement d'un nombre arbitraire de dépendances, une opération d'instruction donnée peut être ordonnée par rapport à n'importe quelle autre opération d'instruction. Ainsi, toute restriction architecturale ou microarchitecturale lors de l'exécution concurrente ou lors d'une commande d'opérations d'instruction particulière dans l'exécution, peut être renforcée. Les queues d'instruction évaluent les vecteurs de dépendance et l'ordonnancement des demande pour chaque opération d'instruction pour laquelle les dépendances enregistrées ont été satisfaites.
États désignés : JP, KR.
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)