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1. (WO1999054931) ELIMINATION DE LA COUCHE D'ENCAPSULATION POLY, PERMETTANT UN CONTACT POLY1 FACILE POUR MEMOIRE A GRILLE FLOTTANTE NONET
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1999/054931    N° de la demande internationale :    PCT/US1999/003043
Date de publication : 28.10.1999 Date de dépôt international : 11.02.1999
Demande présentée en vertu du Chapitre 2 :    22.10.1999    
CIB :
H01L 21/768 (2006.01), H01L 21/8247 (2006.01), H01L 27/115 (2006.01)
Déposants : ADVANCED MICRO DEVICES, INC. [US/US]; One AMD Place Mail Stop 68 Sunnyvale, CA 94088-3453 (US).
FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome Nakahara-ku Kawasaki-shi Kanagawa 211-8488 (JP)
Inventeurs : WANG, John, Jianshi; (US).
FANG, Hao; (US).
HIGASHITANI, Masaaki; (US)
Mandataire : PITRUZZELLA, Vincenzo, D.; Advanced Micro Devices, Inc. One AMD Place, Mail Stop 68 Sunnyvale, CA 94088-3453 (US).
SANDERS, Peter, Colin, Christopher; Brookes & Martin High Holborn House 52-54 High Holborn London WC1V 6SE (GB)
Données relatives à la priorité :
09/061,515 16.04.1998 US
Titre (EN) ELIMINATION OF POLY CAP FOR EASY POLY1 CONTACT FOR NAND FLOATING GATE MEMORY
(FR) ELIMINATION DE LA COUCHE D'ENCAPSULATION POLY, PERMETTANT UN CONTACT POLY1 FACILE POUR MEMOIRE A GRILLE FLOTTANTE NONET
Abrégé : front page image
(EN)A method (200) of forming a NAND type flash memory device includes the steps of forming an oxide layer (202) over a substrate (102) and forming a first conductive layer (106) over the oxide layer. The first conductive layer (106) is etched to form a gate structure (107) in a select gate transistor region (105) and a floating gate structure (106a, 106b) in a memory cell region (111). A first insulating layer (110) is then formed over the memory cell region (111) and a second conductive layer (112, 118) is formed over the first insulating layer (110). A word line (122) is patterned in the memory cell region (111) to form a control gate region and source and drain regions (130, 132) are formed in the substrate (102) in a region adjacent the word line (122) and in a region adjacent the gate structure(107). A second insulating layer (140) is formed over both the select gate transistor region (105) and the memory cell region (111) and first and second contact openings are formed in the second insulating layer (140) down to the gate structure (107) and the control gate region, wherein a depth (X) through the second insulating layer (140) down to the gate structure (107) and down to the control gate region are approximately the same, thereby eliminating a substantial overetch of the gate structure contact opening.
(FR)L'invention concerne un procédé (200) de formation de dispositif de mémoire flash de type NONET. Ledit procédé consiste à former une couche d'oxyde (202) sur un substrat (102) et à former une première couche conductrice (106) sur la couche d'oxyde. La première couche conductrice (106) est attaquée, de sorte qu'une structure de grille (107) soit formée dans une région de transistor à grille de sélection (105) et un structure à grille flottante (106a, 106b) dans une région (111) de cellule de mémoire. Une première couche isolante (110) est ensuite formée sur la région (111) de cellule de mémoire et une deuxième couche conductrice (112, 118) est formée sur la première couche isolante (110). Un motif de ligne de mots (122) est formé dans la région (111) de cellule de mémoire, de sorte qu'une région de grille de commande et des régions source et de drain (130, 132) sont formées dans le substrat (102), dans une région adjacente à la ligne de mots (122) et dans une région adjacente à la structure de grille (107). Une deuxième couche isolante (140) est formée à la fois sur la région de transistor (105) à grille de sélection et la région de cellule de mémoire (111), et des première et deuxième ouvertures (111) ainsi que des première et deuxième ouvertures de contact sont formées dans la deuxième couche d'isolation (140) en descendant vers la structure de grille (107) et la région de grille de commande. La profondeur (X) depuis la deuxième couche isolante (140) jusqu'à la structure de grille (107) est la même que jusqu'à la région de grille de commande, ce qui permet d'éliminer une surattaque de l'ouverture à contact de la structure de grille.
États désignés : JP, KR.
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)