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1. (WO1999053400) PROCEDE ET DISPOSITIF PERMETTANT D'EFFECTUER DES OPERATIONS DE MULTIPLICATION RAPIDES DANS DES PROCESSEURS EN SERIE PAR BIT
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1999/053400    N° de la demande internationale :    PCT/US1999/007005
Date de publication : 21.10.1999 Date de dépôt international : 09.04.1999
Demande présentée en vertu du Chapitre 2 :    08.11.1999    
CIB :
G06F 7/52 (2006.01)
Déposants : LOCKHEED MARTIN CORPORATION [US/US]; 6801 Rockledge Drive Bethesda, MD 20817 (US)
Inventeurs : MEEKER, Woodrow, L.; (US).
ABERCROMBIE, Andrew, P.; (US).
VAN DYKE-LEWIS, Michele, D.; (US)
Mandataire : MICHAUD, Frederick, G., Jr.; Burns, Doane, Swecker & Mathis, L.L.P. P.O. Box 1404 Alexandria, VA 22313-1404 (US)
Données relatives à la priorité :
09/057,571 09.04.1998 US
Titre (EN) METHODS AND APPARATUS FOR PERFORMING FAST MULTIPLICATION OPERATIONS IN BIT-SERIAL PROCESSORS
(FR) PROCEDE ET DISPOSITIF PERMETTANT D'EFFECTUER DES OPERATIONS DE MULTIPLICATION RAPIDES DANS DES PROCESSEURS EN SERIE PAR BIT
Abrégé : front page image
(EN)Bit-serial processors quickly multiply multiple-bit operands using significantly fewer clock cycles as compared to conventional bit-serial implementations. Exemplary embodiments process groups of operand bits simultaneously to provide the significant speed increases. Advantageously, however, the exemplary embodiments utilize logic and memory architectures which are fully compatible with, and fully useful for, conventional bit-serial applications, and the embodiments thus provide fast multiple-bit multiplications while at the same time providing all of the advantages typically associated with conventional bit-serial processors.
(FR)L'invention concerne des processeurs en série par bit qui multiplient rapidement des opérandes à bits multiples en utilisant sensiblement moins de cycles d'horloge que les applications en série par bit conventionnelles. Les processeurs caractéristiques de cette invention traitent des bits opérandes simultanément afin d'augmenter significativement la vitesse. Ces mêmes processeurs présentent en outre l'avantage d'utiliser des architectures logiques et de mémoire entièrement compatibles avec les applications en série par bit conventionnelles et pouvant être parfaitement utilisées dans ces dernières. Ces variantes offrent ainsi des multiplications rapides de bits multiples tout en offrant tous les avantages caractérisant les processeurs en série par bit conventionnels.
États désignés : AE, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CU, CZ, DE, DK, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, UA, UG, UZ, VN, YU, ZA, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, SD, SL, SZ, UG, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)