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1. (WO1999040450) APPAREIL POUR L'ESSAI DE DISPOSITIF A SEMI-CONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1999/040450    N° de la demande internationale :    PCT/JP1999/000548
Date de publication : 12.08.1999 Date de dépôt international : 09.02.1999
CIB :
G01R 31/3193 (2006.01), G11C 29/56 (2006.01)
Déposants : ADVANTEST CORPORATION [JP/JP]; 32-1, Asahicho 1-chome Nerima-ku Tokyo 176-0071 (JP) (Tous Sauf US).
YOSHIBA, Kazumichi [JP/JP]; (JP) (US Seulement)
Inventeurs : YOSHIBA, Kazumichi; (JP)
Mandataire : KUSANO, Takashi; Sagami Building 2-21, Shinjuku 4-chome Shinjuku-ku Tokyo 160-0022 (JP)
Données relatives à la priorité :
10/26922 09.02.1998 JP
Titre (EN) APPARATUS FOR TESTING SEMICONDUCTOR DEVICE
(FR) APPAREIL POUR L'ESSAI DE DISPOSITIF A SEMI-CONDUCTEUR
Abrégé : front page image
(EN)An IC tester of a multiple way interleaving type capable of testing an IC whose latency (N) (the number of delayed cycles) is either even or odd. A plurality of sets of test circuit units (4-1 and 4-2) each comprise a clock control circuit (23), which includes an adder (21) for summing the test period Tr of the IC tester and a set clock period Tc and a selector (22) for selecting either the output from the adder or the set clock period Tc. A latency is set in a delay setting register (5) that supplies the selector with '0 and 1' if the latency is even and odd, respectively.
(FR)Appareil d'essai de circuit intégré, à entrelacement de types multiples, capable de tester un circuit intégré dont la latence (N)(nombre de cycles retardés) est soit paire soit impaire. Plusieurs ensembles d'unités de circuits d'essai (4-1 et 4-2) comprennent chacun un circuit de commande d'horloge (23), lequel comporte un additionneur (21) permettant d'additionner la période d'essai Tr de l'appareil d'essai de circuits intégrés et une période de temps d'horloge définie Tc, ainsi qu'un sélecteur (22) pour sélectionner, soit la sortie de l'additionneur, soit le temps d'horloge défini Tc. Une latence est fixée dans un registre de réglage de retard (5) qui envoie au sélecteur, respectivement '0' et '1' si la latence est paire ou impaire.
États désignés : DE, JP, KR, US.
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)