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1. (WO1999035578) PROCEDE PERMETTANT D'ACCROITRE LE RENDEMENT DANS UN SYSTEME MULTIPROCESSEUR, ET SYSTEME MULTIPROCESSEUR A RENDEMENT AMELIORE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1999/035578    N° de la demande internationale :    PCT/US1999/000310
Date de publication : 15.07.1999 Date de dépôt international : 07.01.1999
CIB :
G06F 12/08 (2006.01)
Déposants : INTERNATIONAL BUSINESS MACHINES CORPORATION [US/US]; New Orchard Road Armonk, NY 10504 (US)
Inventeurs : FREERKSEN, Donald, Lee; (US).
LIPPERT, Gary, Michael; (US)
Mandataire : ROTH, Steven, W.; IBM Corporation Building 006-1, Dept. 917 3605 Highway 52 North Rochester, MN 55901-7829 (US)
Données relatives à la priorité :
08/999,961 08.01.1998 US
Titre (EN) METHOD FOR INCREASING EFFICIENCY IN A MULTI-PROCESSOR SYSTEM AND MULTI-PROCESSOR SYSTEM WITH INCREASED EFFICIENCY
(FR) PROCEDE PERMETTANT D'ACCROITRE LE RENDEMENT DANS UN SYSTEME MULTIPROCESSEUR, ET SYSTEME MULTIPROCESSEUR A RENDEMENT AMELIORE
Abrégé : front page image
(EN)Multi-processor system (10) includes at least two processors, a system bus (30) providing communication between the processors, and an arbiter (60) generating system responses on the bus. In response to an invalidation request of a cache line, one of the processors generates a system response, casts back and updates the state of that cache line to a transition cache (110) which, depending upon the response, either discards the cast back or converts the cast back into a command for writing the cache line in main memory (40). The processor also converts an exclusive read command requiring a reservation to a non-exclusive read command if that reservation has been lost prior to placing the command on the bus (30). The transition cache (110) may shift the memory coherency image state for a non-exclusive command, which is waiting for data to return, if a command associated with the requested address is snooped.
(FR)L'invention concerne un système multiprocesseur (10) comprenant au moins deux processeurs, un bus système (30), qui assure la communication entre lesdits processeurs, et un arbitre (60), qui génère les réponses système sur ledit bus. En réaction à une demande d'invalidation d'une ligne d'antémémoire, l'un des processeurs génère une réponse système et renvoie l'état de ladite ligne, état qu'il actualise, à une antémémoire de transition (110). Celle-ci, en fonction de la réponse, rejette le renvoi ou bien le convertit en une commande demandant l'écriture de la ligne d'antémémoire dans la mémoire principale (40) du système. Le processeur convertit également une commande de lecture exclusive, demandant une réservation, en une commande de lecture non exclusive, si la réservation a été perdue avant que la commande soit placée sur le bus (30). L'antémémoire de transition (110) peut décaler l'état de l'image de cohérence de la mémoire pour une commande non exclusive, qui attend des données en retour, si une commande associée à l'adresse demandée est espionnée.
États désignés : CA, CN, CZ, HU, IL, JP, KR, PL, RU.
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)