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1. (WO1999034508) CIRCUIT EMETTEUR D'IMPULSIONS A GAIN ELEVE POUR SYNCHRONISATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1999/034508    N° de la demande internationale :    PCT/US1998/026668
Date de publication : 08.07.1999 Date de dépôt international : 16.12.1998
Demande présentée en vertu du Chapitre 2 :    29.07.1999    
CIB :
H03K 5/00 (2006.01), H03K 5/13 (2006.01), H03K 5/156 (2006.01)
Déposants : INTEL CORPORATION [US/US]; 2200 Mission College Boulevard P.O. Box 58119 Santa Clara, CA 95052-8119 (US)
Inventeurs : MILSHTEIN, Mark, S.; (US).
FLETCHER, Thomas, D.; (US).
CHAPPELL, Terry, I.; (US)
Mandataire : ANTONELLI, Donald, R.; Antonelli, Terry, Stout & Kraus, LLP Suite 1800 1300 North 17th Street Arlington, VA 22209 (US).
Skwierawski, Paul J.; Antonelli, Terry, Stout & Kraus, LLP 1300 North Seventeenth Street, Suite 1800 Arlington, VA 22209 (US)
Données relatives à la priorité :
09/002,148 31.12.1997 US
Titre (EN) HIGH GAIN PULSE GENERATOR CIRCUIT FOR CLOCKING
(FR) CIRCUIT EMETTEUR D'IMPULSIONS A GAIN ELEVE POUR SYNCHRONISATION
Abrégé : front page image
(EN)A pulse generating circuit (18) includes a first pulse generating circuiting circuit (I1, I2, I3, Na, Nb and 73) for generating a first output pulse and a second pulse generating circuit (I4, I5, I6, I7, Nc, Nd and 73) for outputting a second output pulse. Each pulse generating circuit comprises a stack of two n-channel transistors (Na, Nb, Nc, Nd) and a reset circuit (73). The reset circuit includes two p-channel transistors (Pa and Pb) and two inverters (I8 and I9) and is provided for automatically resetting the pulse generating circuits. The second pulse generating circuit includes a delay element (I4) for introducing an additional gate delay in the generation of the second output pulse. The additional gate delay (I4) introduces an asymmetry in the output pulses which offsets or cancels a previously introduced asymmetry of an input clock signal (16) to generate an output clock signal (20) having a constant period.
(FR)Circuit émetteur d'impulsions (18) doté d'un premier circuit émetteur d'impulsions (I1, I2, I3, Na, Nb et 73) engendrant une première impulsion de sortie et d'un second circuit générateur d'impulsions (I4, I5, I6, Nc, Nd et 73) engendrant une seconde impulsion de sortie. Chacun des circuits émetteurs d'impulsions comprend une pile de deux transistors à canal N (Na, Nb, Nc, Nd) et un circuit de restauration (73). Le circuit de restauration, qui comprend deux transistors à canal P (Pa et Pb) et deux inverseurs (18 et 19), est conçu pour réarmer automatiquement les circuits émetteurs d'impulsions. Le second circuit émetteur d'impulsions comprend un circuit à retard (I4) qui allonge la durée de propagation lors de la génération de la seconde impulsion de sortie. Cette augmentation de la durée de propagation supplémentaire (I4) crée dans les impulsions de sortie une asymétrie qui compense ou supprime l'asymétrie créée antérieurement au niveau d'un signal de synchronisation d'entrée (16) et permet la création d'un signal de synchronisation de sortie (20) à période constante.
États désignés : AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CU, CZ, DE, DK, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, UA, UG, UZ, VN, YU, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, SD, SZ, UG, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)