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1. (WO1999033115) CONFIGURATION SILICIUM SUR ISOLANT COMPATIBLE AVEC L'ARCHITECTURE CMOS SUR SILICIUM
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1999/033115    N° de la demande internationale :    PCT/US1998/026846
Date de publication : 01.07.1999 Date de dépôt international : 18.12.1998
Demande présentée en vertu du Chapitre 2 :    16.07.1999    
CIB :
H01L 21/84 (2006.01), H01L 27/12 (2006.01)
Déposants : ADVANCED MICRO DEVICES, INC. [US/US]; One AMD Place Mail Stop 68 P.O. Box 3453 Sunnyvale, CA 94088-3453 (US)
Inventeurs : WOLLESEN, Donald, L.; (US)
Mandataire : RODDY, Richard, J.; One AMD Place Mail Stop 68 P.O. Box 3453 Sunnyvale, CA 94088-3453 (US).
PICKER, Madeline, M.; Brookes & Martin High Holborn House 52/54 High Holborn London WC1V 6SE (GB)
Données relatives à la priorité :
08/994,355 19.12.1997 US
Titre (EN) SILICON-ON-INSULATOR CONFIGURATION WHICH IS COMPATIBLE WITH BULK CMOS ARCHITECTURE
(FR) CONFIGURATION SILICIUM SUR ISOLANT COMPATIBLE AVEC L'ARCHITECTURE CMOS SUR SILICIUM
Abrégé : front page image
(EN)A method for creating a SOI CMOS type device compatible with bulk CMOS using a bulk CMOS physical layout database. The method uses the P-well and N-well masks used in fabrication of bulk CMOS devices. The N-well and P-well regions are fabricated by implanting the appropriate dopants above and below the buried oxide layer to create the basic SOI CMOS structure. Particular modifications to the basic SOI CMOS structure include providing a mask for establishing ohmic contact with the wells below the buried oxide layer. The modification uses a separate mask which is generated from the existing bulk CMOS mask database. The mask is generated by doing the following logical AND and OR functions on the existing CMOS layers: a) SOURCE/DRAIN [AND] P+ [AND] P-WELL [AND] 1st CONTACT; b) SOURCE/DRAIN [AND] N+ [AND] N-WELL [AND] 1st CONTACT; c) a) [OR] b).
(FR)Cette invention se rapporte à un procédé servant à créer un composant de type CMOS SOI (silicium sur isolant) compatible avec l'architecture CMOS sur silicium en utilisant une base de données d'implantation physique CMOS sur silicium. Ce procédé utilise les masques de caisson P et de caisson N servant à la fabrication des composants CMOS sur silicium. Les régions de caisson N et de caisson P sont produites par implantation des dopants appropriés au-dessus et au-dessous de la couche d'oxyde enfouie, de façon à créer la structure CMOS SOI de base. Les modifications particulières apportées à la structure CMOS SOI de base consistent à former un masque destiné à établir un contact ohmique avec les caissons sous la couche d'oxyde enfouie. Une telle modification utilise un masque séparé qui est produit à partir de la base de données de masque CMOS sur silicium existante. On produit ce masque en exécutant les fonctions ET et OU logiques suivantes sur les couches CMOS existantes; a) SOURCE/DRAIN [ET] P+ [ET] CAISSON P [ET] PREMIER CONTACT; b) SOURCE/DRAIN [ET] N+ [ET] CAISSON N [ET] PREMIER CONTACT; c) a) [OU] b).
États désignés : JP, KR.
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)