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1. (WO1999032955) SYSTEME DE GESTION DE MANQUE ET D'ACCES DE MEMOIRE CACHE PRIVEE DANS UN SYSTEME INFORMATIQUE MULTIPROCESSEUR EMPLOYANT DES CACHES PRIVES POUR UNITES CENTRALES DE TRAITEMENT INDIVIDUELLES ET CACHES PARTAGES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication : WO/1999/032955 N° de la demande internationale : PCT/US1997/023636
Date de publication : 01.07.1999 Date de dépôt international : 19.12.1997
Demande présentée en vertu du Chapitre 2 : 06.03.1998
CIB :
G06F 12/08 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
12
Accès, adressage ou affectation dans des systèmes ou des architectures de mémoire
02
Adressage ou affectation; Réadressage
08
dans des systèmes de mémoires hiérarchiques, p.ex. systèmes de mémoire virtuelle
Déposants : BULL HN INFORMATION SYSTEMS INC.[US/US]; 300 Concord Road Billerica, MA 01821, US
Inventeurs : SHELLY, William, A.; US
INOSHITA, Minoru; US
BARYLA, Robert, J.; US
Mandataire : SOLAKIAN, John, S.; Bull HN Information Systems Inc. 300 Concord Road Law Office MA30-883A Billerica, MA 01821-4186, US
Données relatives à la priorité :
Titre (EN) PRIVATE CACHE MISS AND ACCESS MANAGEMENT IN A MULTIPROCESSOR SYSTEM WITH SHARED MEMORY
(FR) SYSTEME DE GESTION DE MANQUE ET D'ACCES DE MEMOIRE CACHE PRIVEE DANS UN SYSTEME INFORMATIQUE MULTIPROCESSEUR EMPLOYANT DES CACHES PRIVES POUR UNITES CENTRALES DE TRAITEMENT INDIVIDUELLES ET CACHES PARTAGES
Abrégé :
(EN) Computer system including group of CPUs (22), and CPU bus (10) coupled to a private caches in the CPUs (22) and to shared cache (11). Each private cache includes a cache controller having a processor directory (31) for identifying information blocks resident in cache memory (40), a cache miss output buffer (32) for storing the identifications of blocks to be swapped out of cache memory (40), a cache miss input buffer stack (35) for storing the identifications of all blocks to be swapped out from all the CPUs (22), a comparator (34) for comparing the identifications in the cache miss output buffer stack (32) with the identifications in the cache miss input buffer stack (35) and control logic, that responsive to the comparator (34) sensing a compare inhibits the broadcast of a swap operation onto the CPU bus (10) and converts the swap operation into a 'siphon' operation to the requesting CPU.
(FR) Un système informatique comprenant un groupe d'unités centrales de traitement (CPU) présentant chacun un cache privé communiquant avec son CPU pour recevoir des demandes pour des blocs d'informations et pour la prise en charge de telles demandes, renferme un bus CPU accouplé à tous les caches privés et à un cache partagé. Chaque cache privé comprend une mémoire cache et un régisseur de cache présentant: un centre processeur pour l'identification de blocs d'information résidant dans la mémoire cache, une logique destinée à l'identification de manques de cache sur demande du CPU, un tampon de sortie de manque de cache pour mémoriser les identifications d'un bloc manquant et d'un bloc à déplacer de la mémoire cache pour laisser la place au bloc demandé et pour émettre sélectivement les identifications sur le bus CPU, une pile de tampon d'entrée manque de cache pour mémoriser les identifications de tous les blocs récemment manquants et des blocs à transférer de façon alternée de tous les CPU dans le groupe, un comparateur destiné à comparer les identifications dans la pile de tampon de sortie manque de cache avec les identifications de la pile de tampon d'entrée, et une logique de contrôle sensible au premier comparateur détectant une comparaison (indication d'une demande par un autre CPU pour le bloc en transfert alterné) pour inhiber la diffusion de l'exigence de transfert alterné sur le bus CPU et pour convertir l'opération de transfert alterné en une opération 'siphon' en vue de répondre à la demande de l'autre CPU.
États désignés : Office européen des brevets (OEB (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)