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1. WO1999000847 - GROUPEMENT DE CELLULES DE MEMOIRE RAM STATIQUE ET SON PROCEDE DE PRODUCTION

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[ DE ]

Beschreibung

SR7ΛM-Zellenanordnung und Verfahren zu deren Herstellung

Die Erfindung betrifft eine SRAM-Zellenanordnung, bei der eine Speicherzelle sechs Transisoren umfaßt.

Eine SRAM-Zellenanordnung ist eine Speicherzellen-Anordnung mit wahlfreiem Zugriff auf gespeicherte Informationen. Im Ge-gensatz zu einer DRAM-Zellenanordnung, in der die Information in regelmäßigen Zeitabständen aufgefrischt werden muß, wird die Information statisch gespeichert.

In SRAM-Zellenanordnungen werden zunehmend sogenannte 6 T-Speicherzellen eingesetzt. Eine 6 T-Speicherzelle umfaßt vier, als Flip-Flop verschaltete MOS-Transistoren und zwei Auswahltransistoren. Der Flip-Flop ist in einem von zwei stabilen Zuständen. Der Zustand des Flip-Flops stellt eine logische Größe, 0 oder 1, dar. Durch Ansteuerung der Auswahltran-sistoren über eine Wortleitung können über zwei Bitleitungen sowohl der Zustand bestimmt und damit die Information ausgelesen als auch der Zustand verändert und damit eine neue Information gespeichert werden.

Da von Speichergeneration zu Speichergeneration die Speicherdichte zunimmt, muß die benötigte Fläche der 6 T-Speicherzelle von Generation zu Generation reduziert werden.

In Semiconductor International (Nov. 1996) Seite 19 und 20 wird eine 6T-Speicherzelle vorgestellt, die mit einer Fläche von 55F^ herstellbar ist, wobei F die minimale in der jeweiligen Technologie herstellbare Strukturgröße ist. Es werden selbstjustierte, d.h. ohne Einsatz von zu justierenden Masken hergestellte, Kontakte sowie lokale Verbindungen, d.h. Ver-bindungen, die innerhalb der Zelle liegen, eingesetzt.

Der Erfindung liegt das Problem zugrunde, eine SRAM-Zellenanordnung anzugeben, die als Speicherzellen 6 T-Speicherzellen umfaßt und mit besonders hoher Packungsdichte herstellbar ist. Ferner soll ein Herstellungsverfahren für eine solche SRAM-Zellenanordnung angegeben werden.

Dieses Problem wird gelöst durch eine SRAM-Zellenanordnung gemäß Anspruch 1 sowie ein Verfahren zu deren Herstellung gemäß Anspruch 6. Weitere Ausgestaltungen der Erfindung gehen aus den übrigen Ansprüchen hervor.

Im folgenden werden die Verbindungen zwischen Teilen der Transistoren der erfindungsgemäßen SRAM-Zellenanordnung erläutert: Ein erstes Source/Drain-Gebiet eines ersten Transi-stors ist mit einem ersten Source/Drain-Gebiet eines zweiten Transistors und einem ersten Spannungsanschluß verbunden. Ein zweites Source/Drain-Gebiet des ersten Transistors ist mit einem ersten Source/Drain-Gebiet eines dritten Transistors, einem ersten Source/Drain-Gebiet eines fünften Transistors, einer Gateelektrode des zweiten Transistors und einer Gateelektrode eines vierten Transistors verbunden. Eine Gateelektrode des ersten Transistors ist mit einem zweiten Source/Drain-Gebiet des zweiten Transistors, einem ersten Source/Drain-Gebiet des vierten Transistors, einer Gateelek-trode des dritten Transistors und einem ersten Source/Drain-Gebiet eines sechsten Transistors verbunden. Ein zweites Source/Drain-Gebiet des dritten Transistors ist mit einem zweiten Source/Drain-Gebiet des vierten Transistors und einem zweiten Spannungsanschluß verbunden. Ein zweites Sour-ce/Drain-Gebiet des fünften Transistors ist mit einer ersten Bitleitung verbunden. Eine Gateelektrode des fünften Transistors ist mit einer Gateelektrode des sechsten Transistors und mit einer Wortleitung verbunden. Ein zweites Source/Drain-Gebiet des sechsten Transistors ist mit einer zwei-ten Bitleitung verbunden. Der dritte Transistor und der vierte Transistor sind komplementär zum ersten Transistor, zum zweiten Transistor, zum fünften Transistor und zum sechsten Transistor. Es liegt im Rahmen der Erfindung zur Verbesserung verschiedener Eigenschaften der SRAM-Zellenanordnung zusätzlich zu den sechs Transistoren einer Speicherzelle weitere Bauelemente, wie z.B. Kondensatoren, in die Speicherzelle zu integrieren.

In der erfindungsgemäßen SRAM-Zellenanordnung sind die sechs Transistoren der Speicherzelle als vertikalere Transistoren ausgebildet. Dadurch wird die Fläche der Speicherzelle da-durch besonders klein.

Die sechs Transistoren sind an Flanken von streifenförmigen, parallel zueinander verlaufenden Vertiefungen, die als Gräben in einem Substrat realisiert sein können, ausgebildet, wo-durch die Dichte der Verbindungen erhöht und die Fläche der Speicherzelle verkleinert wird. Der erste Transistor und der zweiten Transistor werden an einer zweiten Flanke eines ersten Grabens, der fünfte Transistor und der sechste Transistor werden an einer zweiten Flanke eines zweiten Grabens und der dritte Transistor und der vierte Transistor werden an einer ersten Flanke eines vierten Grabens anzuordnen.

Mit isolierendem Material gefüllte dritte Gräben können als isolierende Strukturen Teile von zueinander komplementären Transistoren voneinander isolieren.

Es ist vorteilhaft, Gateelektroden der sechs Transistoren jeweils als Spacer, der an eine außerhalb der Vertiefungen angeordnete horizontale leitende Struktur angrenzt, auszubil-den. Die Struktur, die aus dem Spacer und der horizontalen leitenden Struktur gebildet wird, wird auch als Strap bezeichnet. Dies ermöglicht eine separate Verbindung der Gateelektroden über eine zugehörige horizontale leitende Struktur mit anderen Teilen der Transistoren. Es ist vorteilhaft, zur Erzeugung der horizontalen leitenden Struktur vor der Erzeugung der Gräben eine leitende Schicht zu erzeugen. Dadurch wird der Spacer selbstjustiert mit der horizontalen leitenden Struktur, die aus der leitenden Schicht entsteht, verbunden.

Zur Verkleinerung der Anzahl von Kontakten und damit der Flä-ehe der Speicherzelle ist es vorteilhaft, Kontakte so anzuordnen, daß sie teilweise seitlich mit den horizontalen leitenden Strukturen überlappen.

Zur Erhöhung der Dichte der Verbindungen und damit zur Ver-kleinerung der Fläche der Speicherzelle ist es vorteilhaft, mehrere Verbindungsebenen, die leitende Strukturen, Bitleitungen und/oder Wortleitungen enthalten, zu verwenden.

Damit entlang der Flanken der Vertiefungen zwischen benach-harten Source/Drain-Gebieten verschiedener Transistoren keine Ströme fließen, können durch schräge Implantation an den Flanken der Vertiefungen zwischen den Transistoren hochdotierte Channel-Stop-Gebiete erzeugt werden. Die Channel-Stop-Gebiete sind von einem Leitfähigkeitstyp dotiert, der entge-gengesetzt zu einem Leitfähigkeitstyp der benachbarten Sour-ce/Drain-Gebiete ist.

Zur Verbindung benachbarter Source/Drain-Gebiete, die sich bezüglich einer Achse, die senkrecht zu einer Oberfläche des Substrats verläuft, in unterschiedlicher Höhe befinden, ist es vorteilhaft, hochdotierte Diffusionsgebiete zu erzeugen. Die Diffusionsgebiete können durch schräge Implantation an Teilen der Flanken der Vertiefungen erzeugt werden. Die Diffusionsgebiete sind vom Leitfähigkeitstyp der benachbarten Source/Drain-Gebiete dotiert.

Werden Source/Drain-Gebiete nach Erzeugung der Vertiefungen durch Implantation erzeugt, so ist es vorteilhaft, vor der Implantation Flanken der Vertiefungen mit Spacern und Teile der Speicherzelle mit einer vorläufigen Struktur zu versehen, um die Flanken und die Teile der Speicherzelle vor Implantation zu schützen.

Es ist vorteilhaft, die Wortleitung als Spacer entlang einer Flanke einer der Vertiefungen auszubilden. Die erste Bitleitung und die zweite Bitleitung werden quer zu der Wortleitung ausgebildet.

Zur Verkleinerung der Fläche der Speicherzelle ist es vorteilhaft, wenn die fünfte Gateelektrode des fünften Transistors und die sechste Gateelektrode des sechsten Transistors Teile der Wortleitung sind.

Es ist vorteilhaft, entlang der ersten Bitleitung benachbarte Speicherzellen bezüglich einer Achse, die entlang einer Mittellinie einer Vertiefung verläuft, spiegelsymmetrisch zuein-ander anzuordnen, und zwar derart, daß die Vertiefung von den Speicherzellen geteilt wird. Die Fläche einer Speicherzelle verkleinert sich dadurch.

Es ist vorteilhaft, zueinander komplementäre Transistoren an verschiedenen Vertiefungen auszubilden. Dadurch können Böden der Vertiefungen durchgängig jeweils von einem Leitfähigkeitstyp dotiert werden und gleichzeitig als Source/Drain-Gebiete und als leitende Strukturen verwendet werden.

Es ist vorteilhaft, zwischen einer Vertiefung, an der Transistoren ausgebildet sind, und einer benachbarten Vertiefung, an der komplementäre Transistoren ausgebildet sind, eine erste isolierende Struktur, die z.B. als eine mit isolierendem Material gefüllte Vertiefung realisiert werden kann, anzuord-nen.

Es ist vorteilhaft, eine erste leitende Struktur bzw. eine zweite leitende Struktur, die mit einem ersten Spannungsanschluß bzw. mit einem zweiten Spannungsanschluß verbunden sind, jeweils entlang eines Bodens einer Vertiefung in Form eines dotierten Gebietes innerhalb des Substrats auszubilden. Zur Verkleinerung der Fläche der Speicherzelle ist es vor- teilhaft, wenn das erste Source/Drain-Gebiet des ersten Transistors und das erste Source/Drain-Gebiet des zweiten Transistors Teile der zweiten leitenden Struktur und das zweite Source/Drain-Gebiet des dritten Transistors und das zweite Source/Drain-Gebiet des vierten Transistors Teile der ersten leitenden Struktur sind.

Zur Erhöhung der Dichte der Verbindungen ist es vorteilhaft, in einer zusätzlichen Verbindungsebene angeordnete leitende Strukturen zu verwenden, die in Form von Spacern an Flanken der Vertiefungen angeordnet sind und Teile von Transistoren verbinden.

Im folgenden werden Ausführungsbeispiele der Erfindung, die in den Figuren dargestellt sind, näher erläutert.

Figur 1 zeigt einen eine Speicherzelle umfassenden Ausschnitt aus einer Oberfläche eines Substrats. Die Oberfläche ist in horizontale Bereiche und in vertikale, die
horizontalen Bereiche überlappende Bereiche unterteilt.

Figur 2 zeigt einen Querschnitt entlang einer Grenzlinie eines siebten horizontalen Bereichs und eines achten
horizontalen Bereichs durch das Substrat, nachdem
erste isolierende Strukturen, erste dotierte Wannen, zweite dotierte Wannen, erste Source/Drain-Gebiete
von vierten Transistoren, zweite Source/Drain- Gebiete von zweiten Transistoren, zweite Sour- ce/Drain-Gebiete von ersten Transistoren, erste
Source/Drain-Gebiete von dritten Transistoren, zweite Source/Drain-Gebiete von fünften Transistoren und zweite Source/Drain-Gebiete von sechsten Transistoren erzeugt wurden.

Figur 3 zeigt den Querschnitt aus Figur 2, nachdem eine zweite isolierende Struktur, eine leitende Schicht, eine vorläufige Struktur, erste Gräben, zweite Gräben,
vierte Gräben, Channel/Stop-Gebiete, Diffusionsgebiete, Spacer, erste leitende Strukturen, erste
Source/Drain-Gebiete der ersten Transistoren, erste Source/Drain-Gebiet der zweiten Transistoren, erste

Source/Drain-Gebiete der fünften Transistoren, erste Source/Drain-Gebiete der sechsten Transistoren,
zweite leitende Strukturen, zweite Source/Drain- Gebiete der dritten Transistoren und zweite Sour- ce/Drain-Gebiete der vierten Transistoren erzeugt
wurden.

Figur 4 zeigt den Querschnitt aus Figur 3, nachdem ein Gatedielektrikum, Gateelektroden, dritte leitende Struk- turen und horizontale leitende Strukturen erzeugt
wurden.

Figur 5 zeigt den Querschnitt aus Figur 4, nachdem zweite
Kontakte, vierte Kontakte, fünfte Kontakte, sechste Kontakte, fünfte leitende Strukturen, sechste leitende Strukturen und eine dritte isolierende Struktur erzeugt wurden.

Figur 6a zeigt den Querschnitt aus Figur 5, nachdem eine
vierte isolierende Struktur, erste Kontakte, dritte

Kontakte, siebte Kontakte, achte Kontakte, vierte
leitende Strukturen, erste Bitleitungen und zweite
Bitleitungen erzeugt wurden.

Figur 6b zeigt das Substrat aus Figur 6a in einem zum Querschnitt aus Figur 6a parallelen Querschnitt entlang der einer Grenzlinie zwischen einem dreizehnten horizontalen Bereich und einem vierzehnten horizontalen Bereich.

Figur 6c zeigt das Substrat aus Figur 6a in einem zum Querschnitt aus Figur 6a parallelen Querschnitt entlang eines zwölften horizontalen Bereichs.

Figur 6d zeigt einen zum Querschnitt aus Figur 6a senkrechten Querschnitt durch das Substrat aus Figur 6a entlang eines dritten vertikalen Bereichs.

Figur 7a zeigt den Ausschnitt aus Figur 1, nachdem die ersten isolierenden Strukturen in Form von mit isolierendem

Material gefüllten dritten Gräben erzeugt wurden.
Auf die Oberfläche wurde eine vierte Maske aufgebracht.

Figur 7b zeigt den Ausschnitt aus Figur 7a, nachdem mit Hilfe einer sechsten Maske die ersten Gräben, die zweiten Gräben und die vierten Gräben erzeugt wurden.

Figur 7c zeigt den Ausschnitt aus Figur 7b. Auf die Oberflä- ehe wurde eine siebte Maske aufgebracht.

Figur 7d zeigt den Ausschnitt aus Figur 7c. Auf die Oberfläche wurde eine achte Maske aufgebracht.

Figur 7e zeigt den Ausschnitt aus Figur 7d. Auf die Oberfläche wurde eine elfte Maske aufgebracht.

Figur 7f zeigt den Ausschnitt aus Figur 7e. Auf die Oberfläche wurde eine dreizehnte Maske aufgebracht.

Figur 7g zeigt den Ausschnitt aus Figur 7f . Auf die Oberfläche wurde eine vierzehnte Maske aufgebracht.

Figur 7h zeigt den Ausschnitt aus Figur 7g. Auf die Oberflä- ehe wurde eine sechzehnte Maske aufgebracht.

Figur 7ι zeigt den Ausschnitt aus Figur 7h. Auf die Oberflache wurde eine achtzehnte Maske aufgebracht.

Im folgenden bezeichnet die Formulierung „Bereich α bis ein-schließlich Bereich ß" alle Bereiche, die innerhalb einer Speicherzelle zwischen dem Bereich α und dem Bereich ß angeordnet sind sowie den Bereich α und den Bereich ß. α und ß stehen -jeweils für eine Zahl oder einen Buchstaben.

In einem ersten Ausfuhrungsbeispiel ist ein Substrat S eine Scheibe aus Silizium. Eine x-Achse x und eine zur x-Achse x senkrechte y-Achse y verlaufen in einer Oberflache 0 des Substrats S (s. Fig 1) . Teile der Oberflache 0, an denen jeweils eine Speicherzelle erzeugt wird, sind jeweils in strei-fenformige, anemanderangrenzende, parallel zur x-Achse x verlaufende horizontale Bereiche unterteilt. Die Teile der Oberflache 0 werden ebenfalls jeweils in streifenformige, aneinanderangrenzende, parallel zur y-Achse verlaufende vertikale Bereiche unterteilt (s. Fig 1) . In Richtung der x-Achse benachbarte Speicherzellen werden bezüglich parallel zur y-Achse verlaufende Achsen spiegelsymmetrisch zueinander erzeugt: entweder erste vertikale Bereiche 1 oder dreizehnte vertikale Bereiche 13 dieser Speicherzellen grenzen aneinander an. Von jeweils zwei m Richtung der y-Achse zu erzeugen-den benachbarten Speicherzellen grenzen ein erster horizontaler Bereich a einer der Speicherzellen und ein zweiundzwanzigster horizontaler Bereich v einer anderen der Speicherzellen aneinander an.

Mit Hilfe einer ersten Maske (nicht dargestellt) aus Fotolack, die in Speicherzellen jeweils den zehnten vertikalen Bereich 10 und den elften vertikalen Bereich 11 nicht bedeckt, werden durch Atzen von Silizium ca. 500nm tiefe dritte Graben G3 erzeugt. Als Atzmittel ist z.B. HBr+NF3+He+θ2 ge-eignet. Durch Abscheidung von Si02 m einer Dicke von ca.
600nm m einem TEOS-Verfahren und anschließendem Ruckatzen werden die dritten Graben G3 mit S O2 gefüllt. Dadurch ent- stehen erste isolierende Strukturen II (s. Fig 2). Die ersten isolierenden Strukturen II sind zur Isolierung von zu erzeugenden Teilen zueinander komplementärer Transistoren voneinander geeignet.

Mit Hilfe einer zweiten Maske (nicht dargestellt) aus Fotolack, die in Speicherzellen jeweils den elften vertikalen Bereich 11 bis einschließlich den dreizehnten vertikalen Bereich 13 bedeckt, werden durch Implantation ca. 2μm tiefe p-dotierte erste Wannen Wal erzeugt (s. Fig 2).

Mit Hilfe einer dritten Maske (nicht dargestellt) aus Fotolack, die in Speicherzellen jeweils den elften vertikalen Bereich 11 bis einschließlich den dreizehnten vertikalen Be-reich 13 nicht bedeckt, werden durch Implantation ca. 2μm tiefe n-dotierte zweite Wannen Wa2 erzeugt (s. Fig 2). Die ersten isolierenden Strukturen II verlaufen damit jeweils zwischen einer ersten Wanne Wal und einer zweiten Wanne Wa2. Die ersten Wannen Wal und die zweiten Wannen Wa2 sind strei-fenförmig und verlaufen im wesentlichen parallel zueinander. Die Dotierstoffkonzentrationen der ersten Wannen Wal und der zweiten Wannen Wa2 betragen ca. 3* 10^ cm~^ .

Mit Hilfe einer vierten Maske M4 aus Fotolack (s. Fig 7a), werden durch Implantation innerhalb der ersten Wannen Wal hakenförmige n-dotierte ca. 150nm tiefe Gebiete erzeugt. Die Dotierstoffkonzentration der hakenförmigen Gebiete beträgt ca. 5*lθ20cm-3 ^ Teile der hakenförmigen Gebiete sind als erste Source/Drain-Gebiete 1 S/Dl von ersten Transistoren, als erste Source/Drain-Gebiete 2 S/Dl von zweiten Transistoren, als zweite Source/Drain-Gebiete 5 /SD2 von fünften Transistoren und als zweite Source/Drain-Gebiete 6 S/D2 von sechsten Transistoren geeignet (s. Fig 2).

Dazu deckt die vierte Maske M4 in Speicherzellen jeweils Bereiche, in denen sich der vierzehnte horizontale Bereich n bis einschließlich der einundzwanzigste horizontale Bereich u mit dem ersten vertikalen Bereich 1 bis einschließlich dem fünften vertikalen Bereich 5 überschneiden, und Bereiche, in denen sich der vierte horizontale Bereich d bis einschließlich der zehnte horizontale Bereich j mit dem ersten vertika-len Bereich 1 bis einschließlich dem fünften vertikalen Bereich 5 überschneiden, und Bereiche, in denen sich der vierzehnte horizontale Bereich n bis einschließlich der siebzehnte horizontale Bereich q mit dem sechsten vertikalen Bereich

6 und dem siebten vertikalen Bereich 7 überschneiden, und Be-reiche, in denen sich der vierte horizontale Bereich d bis einschließlich der siebte horizontale Bereich g mit dem sechsten vertikalen Bereich 6 und dem siebten vertikalen Bereich

7 überschneiden, und Bereiche, in denen sich der elfte horizontale Bereich k bis einschließlich der siebzehnte horizon-tale Bereich q mit dem achten vertikalen Bereich 8 und dem neunten vertikalen Bereich 9 überschneiden, und Bereiche, in denen sich der erste horizontale Bereich a bis einschließlich der siebte horizontale Bereich g mit dem achten vertikalen Bereich 8 und dem neunten vertikalen Bereich 9 überschneiden, nicht ab.

Mit Hilfe einer fünften Maske (nicht dargestellt) aus Fotolack werden innerhalb der zweiten Wannen Wa2 rechteckige ca. 150nm tiefe p-dotierte Gebiete erzeugt. Die Dotierstoffkon-zentration der rechteckigen Gebiete beträgt ca. 5*lθ20cm-3_ Die p-dotierten Gebiete sind als erstes Source/Drain-Gebiete 3 S/Dl von dritten Transistoren und erste Source/Drain-Gebiete 4 S/Dl von vierten Transistoren geeignet (s. Fig 2).

Dazu deckt die fünfte Maske Bereiche, in denen sich der vierzehnte horizontale Bereich n bis einschließlich der zwanzigste horizontale Bereich t mit dem elften vertikalen Bereich 11 bis einschließlich dem dreizehnten vertikalen Bereich 13 überschneiden, und Bereiche, in denen sich der dritte hori-zontale Bereich c bis einschließlich der zehnte horizontale Bereich j mit dem elften vertikalen Bereich 11 bis ein- schließlich dem dreizehnten vertikalen Bereich 13 überschneiden, nicht ab.

Anschließend wird eine erste isolierende Schicht (nicht dar-gestellt) erzeugt, indem Siθ2 in einer Dicke von ca. lOOnm abgeschieden wird. Über die erste isolierende Schicht wird durch Abscheiden von dotiertem Polysilizium eine ca. lOOnm dicke leitende Schicht Sl erzeugt. Über die leitende Schicht Sl wird eine zweite isolierende Schicht (nicht dargestellt) erzeugt, indem Siθ2 in einer Dicke von ca. lOOnm abgeschieden wird (s . Fig 3) .

Mit Hilfe einer streifenförmigen sechsten Maske M6 aus Fotolack (s. Fig 7b) werden parallel zu den dritten Gräben G3 durch Ätzen von Silizium und Siθ2 ca. 500nm tiefe erste Gräben Gl, zweite Gräben G2 und vierte Gräben G4 erzeugt (s. Fig 3) . Die Tiefe der ersten Gräben Gl, der zweiten Gräben G2 und der vierten Gräben G4 ab der Oberfläche 0 beträgt ca. 500 nm. Die ersten Gräben Gl und die zweiten Gräben G2 verlaufen in-nerhalb der ersten Wannen Wal. Die vierten Gräben G4 verlaufen innerhalb der zweiten Wannen Wa2. Aus der ersten isolierenden Schicht entsteht dabei eine zweite isolierende Struktur 12, und aus der zweiten isolierenden Schicht entsteht eine vorläufige Struktur VS .

Dazu deckt die sechste Maske M6 in den Speicherzellen jeweils den ersten vertikalen Bereich 1, den sechsten vertikalen Bereich 6, den siebten vertikalen Bereich 7 und den dreizehnten vertikalen Bereich 13 nicht ab.

Mit Hilfe einer siebten Maske M7 aus Fotolack (s. Fig 7c) und einer achten Maske M8 aus Fotolack (s. Fig 7d) werden durch schräge Implantation an zweiten Flanken 1F2 der ersten Gräben Gl, an ersten Flanken 2F1 der zweiten Gräben G2 und an zwei-ten Flanken 2F2 der zweiten Gräben G2 p-dotierte erste Chan-nel-Stop-Gebiete Cl erzeugt (s. Fig 3).

Dazu deckt die siebte Maske M7 in den Speicherzellen jeweils die zweite Wanne Wa2, sowie Bereiche, in denen sich der achtzehnte horizontale Bereich r bis einschließlich der zwanzigste horizontale Bereich t mit dem ersten vertikalen Bereich 1 bis einschließlich dem achten vertikalen Bereichen 8 überschneiden, und Bereiche, in denen sich der achte horizontale Bereich h bis einschließlich der zehnte horizontale Bereich j mit dem ersten vertikalen Bereich 1 bis einschließlich dem achten vertikalen Bereich 8 überschneiden, ab. Die achte Mas-ke M8 deckt in der Speicherzelle jeweils die zweite Wanne Wa2 sowie Bereiche, in denen sich der achte horizontale Bereich h bis einschließlich der zehnte horizontale Bereich j mit dem ersten vertikalen Bereich 1 und dem zweiten vertikalen Bereich 2 überschneiden, und Bereiche, in denen sich der acht-zehnte horizontale Bereich r bis einschließlich der zwanzigste horizontale Bereich t mit dem ersten vertikalen Bereich 1 und dem zweiten vertikalen Bereich 2 überschneiden, und Bereiche, in denen sich der vierzehnte horizontale Bereich n bis einschließlich der sechzehnte horizontale Bereich p mit dem siebten vertikalen Bereich 7 bis einschließlich dem neunten vertikalen Bereich 9 überschneiden, und Bereiche, in denen sich der dritte horizontale Bereich c bis einschließlich der sechste horizontale Bereich f mit dem siebten vertikalen Bereich 7 bis einschließlich dem neunten vertikalen Bereich 9 überschneiden, ab.

Mit Hilfe einer neunten Maske (nicht dargestellt) aus Fotolack werden durch schräge Implantation an ersten Flanken 4F1 der vierten Gräben G4 n-dotierte zweite Channel-Stop-Gebiete C2 erzeugt (in dem in Fig 3 dargestellten Querschnitt nicht sichtbar, s. Fig 6b).

Dazu deckt die neunte Maske in den Speicherzellen jeweils die erste Wannen Wal sowie Bereiche, in denen sich der achtzehnte horizontale Bereich r bis einschließlich der zwanzigste horizontale Bereich t mit dem zwölften vertikalen Bereich 12 und dem dreizehnten vertikalen Bereich 13 überschneiden, sowie Bereiche, in denen sich der achte horizontale Bereich h bis einschließlich der zehnte horizontale Bereich j mit dem zwölften vertikalen Bereich 12 und dem dreizehnten vertikalen Bereich 13 überschneiden, ab.

Die ersten Channel-Stop-Gebiete Cl und die zweiten Channel-Stop-Gebiete C2 bilden gemeinsam Channel-Stop-Gebiete C. Die Dotierstoffkonzentration der Channel-Stop-Gebiete C beträgt ca. lθl9cm~3 und ist größer als die Dotierstoffkonzentration der ersten Wannen Wal und der zweiten Wannen Wa2. Durch ihre hohe Dotierstoffkonzentration verhindern die Channel-Stop-Gebiete C einen Stromfluß zwischen benachbarten Source/Drain-Gebieten.

Mit Hilfe einer zehnten Maske (nicht dargestellt) aus Fotolack werden durch schräge Implantation an den ersten Flanken 2 Fl der zweiten Gräben G2 n-dotierte Diffusionsgebiete erzeugt.

Dazu deckt die zehnte Maske in den Speicherzellen jeweils Bereiche, in denen sich der siebzehnte horizontale Bereich q bis einschließlich der einundzwanzigste horizontale Bereich u mit dem vierten vertikalen Bereich 4 bis einschließlich dem achten vertikalen Bereich 8 überschneiden, und Bereiche, in denen sich der siebte horizontale Bereich g bis einschließlich der elfte horizontale Bereich k mit dem vierten vertikalen Bereich 4 bis einschließlich dem achten vertikalen Bereich 8 überschneiden, nicht ab. Die Diffusionsgebiete teilen sich in erste Diffusionsgebiete und in zweite Diffusionsge-biete D2 auf (s. Fig 3). Die ersten Diffusionsgebiete grenzen an die zweiten Source/Drain-Gebiete 1 S/D2 der ersten Transistoren an, und die zweiten Diffusionsgebiete D2 grenzen an die zweiten Source/Drain-Gebiete 2 S/D2 der zweiten Transistoren an. Die Dotierstoffkonzentration der Diffusionsgebiete ist hoch und beträgt ca. 1020cm~3.

Anschließend wird Siθ2 in einer Dicke von ca. 80nm in einem TEOS-Verfahren abgeschieden und rückgeätzt, um an den ersten Flanken der ersten Gräben Gl, an den zweiten Flanken 1F2 der ersten Gräben Gl, an den ersten Flanken 2F1 der zweiten Grä-ben G2, an den zweiten Flanken 2F2 der zweiten Gräben G2, an den ersten Flanken 4F1 der vierten Gräben G4 und an den zweiten Flanken der vierten Gräben G4 Spacer Sp zu erzeugen.

Mit Hilfe einer elften Maske Mll aus Fotolack (s. Fig 7e) werden durch Implantation an Böden der zweiten Gräben G2 mit jeweils einer Dotierstoffkonzentration von ca. 5*lθ20cm~3 n-dotierte erste Source/Drain-Gebiete 5 S/Dl der fünften Transistoren (in dem in Fig 3 dargestellten Querschnitt nicht sichbar, s. Fig 6b) und erste Source/Drain-Gebiete 6 S/Dl der sechsten Transistoren sowie an Böden der ersten Gräben Gl n-dotierte erste leitende Strukturen Ll erzeugt (s. Fig 3). Die ersten leitenden Strukturen Ll verlaufen entlang der Böden der ersten Gräben Gl und werden mit einem ersten Spannungsanschluß verbunden. Teile der ersten leitenden Strukturen Ll sind als erste Source/Drain-Gebiete der ersten Transistoren und als erste Source/Drain-Gebiete 2 S/Dl der zweiten Transistoren geeignet (s. Fig 3).

Dazu deckt die elfte Maske Mll in den Speicherzellen jeweils den ersten Graben Gl sowie Bereiche, in denen sich der vierzehnte horizontale Bereich n bis einschließlich der zwanzigste horizontale Bereich t mit dem dritten vertikalen Bereich 3 bis einschließlich dem achten vertikalen Bereichen 8 überschneiden, und rechteckige Bereiche, in denen sich der dritte horizontale Bereich c bis einschließlich der zehnte horizontale Bereich j mit dem dritten vertikalen Bereich 3 bis einschließlich dem achten vertikalen Bereich 8 überschneiden, nicht ab. Dadurch sind die ersten Source/Drain-Gebiete 5 S/Dl der fünften Transistoren von den ersten Source/Drain-Gebieten 6 S/Dl der sechsten Transistoren isoliert.

Mit Hilfe einer zwölften Maske (nicht dargestellt) aus Fotolack, die in den Speicherzellen jeweils den vierten Graben G4 nicht bedeckt, werden durch Implantation an den Böden der vierten Gräben G4 p-dotierte zweite leitende Strukturen L2 erzeugt (s. Fig 3). Die Dotierstoffkonzentration der zweiten leitenden Strukturen L2 beträgt ca. 5*1020cm-3. Die zweiten leitenden Strukturen L2 werden mit einem zweiten Spannungsan-schluß verbunden. Teile der zweiten leitenden Struktur L2 sind als zweite Source/Drain-Gebiete der dritten Transistoren und als zweite Source/Drain-Gebiete 4 S/D2 der vierten Transistoren geeignet.

Bei der Erzeugung der ersten Source/Drain-Gebiete 5 S/Dl der fünften Transistoren, der ersten Source/Drain-Gebiete 6 S/Dl der sechsten Transistoren, der ersten leitenden Strukturen Ll und der zweiten leitenden Strukturen L2 verhindern die vorläufige Struktur VS und die Spacer Sp die Implantation anderer Teile der Speicherzellen.

Mit z.B. HF als Ätzmittel wird Siθ2 geätzt, wodurch die vorläufige Struktur VS entfernt wird.

Anschließend wird durch thermische Oxidation ein Gatedielektrikum Gd erzeugt (s. Fig 4) . Um Teile des Gatedielektrikums Gd an Flanken der durch die Erzeugung der ersten Gräben Gl, der zweiten Gräben G2 und der vierten Gräben G4 strukturierten leitenden Schicht Sl zu entfernen, wird dotiertes Polysilizium in einer Dicke von ca. 40 nm abgeschieden und so weit zurückgeätzt, daß das Polysilizium in Form von Spacern unter-halb der Flanken der strukturierten leitenden Schicht Sl angeordnet ist. Anschließend wird mit z.B. HF Siθ2 geätzt so, daß, die Flanken der strukturierten leitenden Schicht Sl freigelegt werden.

In einer Dicke von ca. 80 nm wird dotiertes Polysilizium abgeschieden und rückgeätzt, wodurch an den Flanken der ersten Gräben Gl, der zweiten Gräben G2 und der vierten Gräben G4 Spacer entstehen, die die strukturierte leitende Schicht Sl kontaktieren.

Mit Hilfe einer dreizehnten Maske M13 aus Fotolack (s. Fig 7f) wird Silizium geätzt, so, daß Teile der Spacer entfernt werden. Als Ätzmittel ist z.B. C2F5+O2 geeignet. Dadurch entstehen erste Gateelektroden der ersten Transistoren, zweite Gateelektroden Ga2 der zweiten Transistoren, dritte Gateelektroden der dritten Transistoren, vierte Gateelektroden Ga4 der vierten Transistoren und dritte leitende Strukturen L3, die an den ersten Flanken 2F1 der zweiten Gräben G2 angeordnet sind (s. Fig 4). Spacer, die an den zweiten Flanken 2F2 der zweiten Gräben G2 angeordnet sind, werden nicht geätzt und sind als Wortleitungen W geeignet. Teile der Wortleitun-gen W sind als fünfte Gateelektroden Ga5 der fünften Transistoren und als sechste Gateeelektroden der sechsten Transistoren geeignet.

Dazu deckt die dreizehnte Maske M13 in den Speicherzellen je-weils Bereiche, in denen sich der fünfzehnte horizontale Bereich o bis einschließlich der siebzehnte horizontale Bereich q mit dem ersten vertikalen Bereich 1 und dem zweiten vertikalen Bereich 2 überschneiden, und Bereiche, in denen sich der fünfzehnte horizontale Bereich o bis einschließlich der siebzehnte horizontale Bereich q mit dem zwölften vertikalen Bereich 12 und dem dreizehnten vertikalen Bereich 13 überschneiden, und Bereiche, in denen sich der erste horizontale Bereich a bis einschließlich der siebte horizontale Bereich g mit dem ersten vertikalen Bereich 1 und dem zweiten vertika-len Bereich 2 überschneiden, und Bereiche, in denen sich der erste horizontale Bereich a bis einschließlich der vierte horizontale Bereich d mit dem dritten vertikalen Bereich 3 bis einschließlich dem sechsten vertikalen Bereich 6 überschneiden, und Bereiche, in denen sich der erste horizontale Be-reich a bis einschließlich der siebte horizontale Bereich g mit dem zwölften vertikalen Bereich 12 und dem dreizehnten vertikalen Bereich 13 überschneiden, nicht ab.

Mit Hilfe einer vierzehnten Maske M14 aus Fotolack (s. Fig 7g) entstehen durch Ätzen von Silizium aus der strukturierten leitenden Schicht Sl erste horizontale leitende Strukturen Hl, zweite horizontale leitende Strukturen H2, dritte horizontale leitende Strukturen, vierte horizontale leitende Strukturen H4 und fünfte horizontale leitende Strukturen H5 (s. Fig 4, 6b, 6d) . Als Ätzmittel ist z.B. C2F +O2 geeignet.

Dazu deckt die vierzehnte Maske M14 Bereiche in denen sich der achtzehnte horizontale Bereich r bis einschließlich der zweiundzwanzigste horizontale Bereich v mit dem ersten vertikalen Bereichen 1 bis einschließlich dem sechsten vertikalen Bereich 6 überschneiden, und Bereiche, in denen sich der zwölfte horizontale Bereich 1 bis einschließlich der vierzehnte horizontale Bereich n mit dem ersten vertikalen Bereich 1 bis einschließlich dem vierten vertikalen Bereich 4 überschneiden, und Bereiche, in denen sich der achtzehnte horizontale Bereiche r bis einschließlich der zweiundzwanzigste horizontale Bereich v mit dem elften vertikalen Bereich 11 bis einschließlich dem dreizehnten vertikalen Bereich 13 überschneiden, und Bereiche, in denen sich der zwölfte horizontale Bereich 1 bis einschließlich der vierzehnte horizontale Bereich n mit dem elften vertikalen Bereich 11 bis ein-schließlich dem dreizehnten vertikalen Bereich 13 überschneiden, und Bereiche, in denen sich der fünfte horizontale Bereich e bis einschließlich der achte horizontale Bereich h mit dem vierten vertikalen Bereich 4 bis einschließlich dem sechsten vertikalen Bereich 6 überschneiden, ab. Die ersten horizontalen leitenden Strukturen Hl grenzen an die ersten Gateelekktroden Gal der ersten Transistoren und an die dritten leitenden Strukturen L3 an. Die zweiten horizontalen leitenden Strukturen H2 grenzen an die zweiten Gateelektroden Ga2 der zweiten Transistoren an. Die dritten horizontalen leitenden Strukturen grenzen an die dritten Gateelektroden Ga3 der dritten Transistoren an. Die vierten horizontalen leitenden Strukturen H4 grenzen an die vierten Gateelektroden Ga4 der vierten Transistoren an. Die fünften horizontalen leitenden Strukturen H5 grenzen an die dritten leitenden Strukturen L3 an.

Anschließend wird in einem TEOS-Verfahren S/O2 in einer Dicke von ca. 600 nm abgeschieden. Durch chemisch-mechanisches Polieren wird 500 nm S/'O2 abgetragen und planarisiert, wodurch eine dritte isolierende Struktur 13 entsteht (s. Fig 5).

Zur Erzeugung von zweiten Kontakten K2, die die zweiten Source/Drain-Gebiete 1 S/D2 der ersten Transistoren kontaktieren, von vierten Kontakten, die die ersten Source/Drain-Gebiete 3 S/Dl der dritten Transistoren kontaktieren, von fünften Kontakten K5, die die zweiten Source/Drain-Gebiete 2 S/D2 der zweiten Transistoren kontaktieren und von sechsten Kontakten, die die ersten Source/Drain-Gebiete 4 S/Dl der vierten Transistoren kontaktieren, wird mit Hilfe einer fünfzehnten Maske (nicht dargestellt) aus Fotolack S/'O2 selektiv zu Silizium geätzt, bis Teile der Source/Drain-Gebiete freigelegt werden. Als Ätzmittel ist z.B. CHF3+Ο2 geeignet.

Dazu deckt die fünfzehnte Maske in den Speicherzellen jeweils Bereiche, in denen sich der dreizehnte horizontale Bereich m bis einschließlich der fünfzehnte horizontale Bereich o mit dem zweiten vertikalen Bereich 2 bis einschließlich dem vierten vertikalen Bereich 4 überschneiden, und Bereiche, in denen sich der fünfte horizontale Bereich e bis einschließlich der achte horizontale Bereich h mit dem dritten vertikalen Bereich 3 bis einschließlich dem fünften vertikalen Bereich 5 überschneiden, und Bereiche, in denen sich der dreizehnte horizontale Bereich m bis einschließlich der fünfzehnte horizontale Bereich o mit dem zwölften vertikalen Bereich 12 überschneiden, und Bereiche, in denen sich der dritte horizontale Bereich c bis einschließlich der sechste horizontale Bereich f mit dem zwölften vertikalen Bereich 12 überschneiden, nicht ab.

Anschließend wird in einer Dicke von ca. 200 nm Wolfram abgeschieden, wodurch die zweiten Kontakte K2, die vierten Kontakte K4, die fünften Kontakte K5 und die sechsten Kontakte entstehen (s. Fig 5, 6b) . Mit Hilfe einer sechzehnten Maske M16 aus Fotolack (s. Fig 7h) wird Wolfram geätzt, wodurch fünfte leitende Strukturen L5 und sechste leitende Strukturen L6 entstehen (s. Fig 5, 6b) . Als Ätzmittel ist z.B. SF5 geeignet. Die fünften leitenden Strukturen L5 grenzen jeweils an einen zweiten Kontakt K2 und an einen vierten Kontakt K4 an. Die sechsten leitenden Strukturen L6 grenzen jeweils an einen fünften Kontakt K5 und an einen sechsten Kontakt an.

Dazu deckt die sechzehnte Maske M16 in den Speicherzellen jeweils einen ersten U-förmigen Bereich und einen zweiten U-förmigen Bereich ab. Der erste U-förmige Bereich besteht aus Bereichen, in denen sich der dreizehnte horizontale Bereich m bis einschließlich der siebzehnte horizontale Bereich q mit dem zweiten vertikalen Bereich 2 bis einschließlich dem vierten vertikalen Bereich 4 überschneiden, und Bereichen, in de-nen sich der fünfzehnte horizontale Bereich o bis einschließlich der siebzehnte horizontale Bereich q mit dem fünften vertikalen Bereich 5 bis einschließlich dem elften vertikalen Bereich 11 überschneiden, und Bereichen, in denen sich der dreizehnte horizontale Bereich m bis einschließlich der sieb-zehnte horizontale Bereich q mit dem zwölften vertikalen Bereich 12 überschneiden. Der zweite U-förmige Bereich besteht aus Bereichen, in denen sich der vierte horizontale Bereich d bis einschließlich der neunte horizontale Bereich i mit dem dritten vertikalen Bereich 3 bis einschließlich dem fünften vertikalen Bereich 5 überschneiden, und Bereichen, in denen sich der siebte horizontale Bereich g bis einschließlich der neunte horizontale Bereich i mit dem sechsten vertikalen Bereich 6 bis einschließlich dem elften vertikalen Bereich 11 überschneiden, und Bereichen, in denen sich der dritte hori-zontale Bereich c bis einschließlich der neunte horizontale Bereich i mit dem zwölften vertikalen Bereich 12 überschneiden.

Borphosphorglas wird in einer Dicke von ca. 600 nm abgeschieden. Mit Hilfe von chemisch-mechanischen Polierern wird das Borphosphorglas planarisiert, wodurch eine vierte isolierende Struktur 14 entsteht (s. Fig 6a). Zur Erzeugung von ersten Kontakten Kl, die die zweiten Source/Drain-Gebiete 1 S/D2 der ersten Transistoren kontaktieren, von dritten Kontakten, die die ersten Source/Drain-Gebiete 3 S/Dl der dritten Transistoren kontaktieren, von siebten Kontakten K7, die' die zweiten Source/Drain-Gebiete 5 S/D2 der fünften Transistoren kontaktieren, und von achten Kontakten, die die zweiten Source/Drain-Gebiete 6 S/D2 der sechsten Transistoren kontaktieren, wird mit Hilfe einer siebzehnten Maske (nicht dargestellt) aus Fotolack Borphosphorglas selektiv zu Silizium ge-ätzt, bis Teile der Source/Drain-Gebiete freigelegt werden. Als Ätzmittel ist z.B. C2F5+O2 geeignet.

Dazu deckt die siebzehnte Maske in den Speicherzellen jeweils Bereiche, in denen sich der neunzehnte horizontale Bereich s bis einschließlich der einundzwanzigste horizontale Bereich u mit dem zweiten vertikalen Bereich 2 bis einschließlich dem vierten vertikalen Bereich 4 überschneiden, und Bereiche, in denen sich der neunzehnte horizontale Bereich s bis einschließlich der einundzwanzigste horizontale Bereich u mit dem zwölften vertikalen Bereich 12 überschneiden, und Bereiche, in denen sich der elfte horizontale Bereich k bis einschließlich der dreizehnte horizontale Bereich m mit dem neunten vertikalen Bereich 9 überschneiden, und Bereiche, in denen der zweite horizontale Bereich b bis einschließlich der fünfte horizontale Bereich e mit dem neunten vertikalen Bereich 9 überschneiden, nicht ab. Anschließend wird Wolfram in einer Dicke von ca. 300 nm abgeschieden und rückgeätzt, wodurch die ersten Kontakte Kl, die dritten Kontakte, die siebten Kontakte K7 und die achten Kontakte entstehen (s. Fig 6b, 6d) .

Anschließend wird in einer Dicke von ca. 500 nm AlSiCu abgeschieden und mit einer achtzehnten Maske M18 aus Fotolack (s. Fig 7i) durch einen Ätzschritt strukturiert. Als Ätzmittel ist z.B. BCI3+CI2+N2+CH4 geeignet. Dadurch entstehen vierte leitende Strukturen L4, erste Bitleitungen Bl und zweite Bitleitungen B2 (s. Fig 6a, 6b, 6d) . In einer Speicherzelle grenzt eine vierte leitende Struktur L4 an einen ersten Kontakt Kl und an einen dritten Kontakt an. Die ersten Bitleitungen Bl sind streifenförmig, verlaufen senkrecht zu den er-sten Gräben Gl und grenzen an die siebten Kontakte K7 an. Die zweiten Bitleitungen B2 sind im wesentlichen streifenförmig, verlaufen parallel zu den ersten Bitleitungen Bl und grenzen an die achten Kontakte an.

Dazu deckt die achtzehnte Maske M18 in den Speicherzellen jeweils Bereiche, in denen sich der siebzehnte horizontale Bereich q bis einschließlich der einundzwanzigste horizontale Bereich u mit dem zweiten vertikalen Bereich 2 bis einschließlich dem vierten vertikalen Bereich 4 überschneiden, und Bereiche, in denen sich der siebzehnte horizontale Bereich q bis einschließlich der neunzehnte horizontale Bereich s mit dem fünften vertikalen Bereich 5 bis einschließlich dem elften vertikalen Bereich 11 überschneiden, und Bereiche, in denen sich der siebzehnte horizontale Bereich q bis ein-schließlich der einundzwanzigste horizontale Bereich u mit dem zwölften vertikalen Bereich 12 überschneiden, den elften horizontalen Bereich k, den zwölften horizontalen Bereich 1, den dreizehnten horizontalen Bereich m, den vierten horizontalen Bereich d, den fünften horizontalen Bereich e, den sechsten horizontalen Bereich f, den siebten horizontalen Bereich g und Bereiche, in denen sich der zweite horizontale Bereich b und der dritte horizontale Bereich c mit dem neunten vertikalen Bereich 9 überschneiden, ab.

Es sind viele Variationen des Ausführungsbeispiels denkbar, die ebenfalls im Rahmen der Erfindung liegen. Insbesondere können die Abmessungen der beschriebenen Schichten, Gebiete, Bereiche und Gräben an die jeweiligen Erfordernisse angepaßt werden. Dasselbe gilt auch für die vorgeschlagenen Dotierstoffkonzentrationen. Strukturen und Schichten aus Si02 können insbesondere durch thermische Oxidation oder durch ein Abscheidungsverfahren erzeugt werden. Polysilizium kann sowohl während als auch nach der Abscheidung dotiert werden. Statt dotiertem Polysilizium lassen sich auch z.B. Metallsi-lizide und/oder Metalle verwenden. Statt abgeschiedenes Siθ2 durch chemisch-mechanisches Polieren abzutragen, kann auch rückgeätzt werden. Dasselbe gilt für die Erzeugung der leitenden Struktur.