Traitement en cours

Veuillez attendre...

Paramétrages

Paramétrages

Aller à Demande

1. WO1999000847 - GROUPEMENT DE CELLULES DE MEMOIRE RAM STATIQUE ET SON PROCEDE DE PRODUCTION

Note: Texte fondé sur des processus automatiques de reconnaissance optique de caractères. Seule la version PDF a une valeur juridique

[ DE ]

Patentansprüche

1. SRAM-Zellenanordnung,
- mit Speicherzellen, die jeweils 6 Transistoren umfassen, - bei der ein erstes Source/Drain-Gebiet (1 S/Dl) eines ersten der Transistoren mit einem ersten Source/Drain-Gebiet (2 S/Dl) eines zweiten der Transistoren und einem ersten Spannungsanschluß verbunden ist,
- bei der ein zweites Source/Drain-Gebiet (1 S/D2) des ersten Transistors mit einem ersten Source/Drain-Gebiet (3 S/Dl) eines dritten der Transistoren, einem ersten Source/Drain- Gebiet (5 S/Dl) eines fünften der Transistoren, einer Gateelektrode (Ga2) des zweiten Transistors und einer Gateelektrode (Ga4) eines vierten der Transistoren verbunden ist,
- bei der eine Gateelektrode (Gal) des ersten Transistors mit einem zweiten Source/Drain-Gebiet (2 S/D2) des zweiten Transistors, einem ersten Source/Drain-Gebiet (4 S/Dl) des vierten Transistors, einer Gateelektrode (Ga3) des dritten Transistors und einem ersten Source/Drain-Gebiet (6 S/Dl) eines sechsten der Transistoren verbunden ist,
- bei der ein zweites Source/Drain-Gebiet (3 S/D2) des dritten Transistors mit einem zweiten Source/Drain-Gebiet (4 S/D2) des vierten Transistors und einem zweiten Spannungs- anschluß verbunden ist,
- bei der ein zweites Source/Drain-Gebiet (5 S/D2) des fünften Transistors mit einer ersten Bitleitung (Bl) verbunden ist,
- bei der eine Gateelektrode (Ga5) des fünften Transistors mit einer Gateelektrode (Ga6) des sechsten Transistors und mit einer Wortleitung (W) verbunden ist,
- bei der ein zweites Source/Drain-Gebiet (6 S/D2) des sechsten Transistors mit einer zweiten Bitleitung (B2) verbunden ist,
- bei der der dritte Transistor und der vierte Transistor komplementär zum ersten Transistor, zum zweiten Transistor, zum fünften Transistor und zum sechsten Transistor sind, - bei der die sechs Transistoren als vertikale MOS- Transistoren ausgebildet sind,
- bei der der erste Transistor und der zweite Transistor an einer zweiten Flanke (1F2) eines ersten Grabens (Gl), der m einem Substrat (S) verlauft, angeordnet sind,
- bei der der fünfte Transistor und der sechste Transistor an einer zweiten Flanke (2F2) eines zweiten Grabens (G2), der in dem Substrat (S) und parallel zum ersten Graben (Gl) verlauft, angeordnet sind,
- bei der der dritte Transistor und der vierte Transistor an einer ersten Flanke (4F1) eines vierten Grabens (G4), der in dem Substrat (S) und parallel zum zweiten Graben (G2) verlauft, angeordnet sind,
- bei der die Wortleitung (W) entlang der zweiten Flanke (2F2) des zweiten Grabens (G2) verlauft,
- bei der eine erste leitende Struktur (Ll) mit dem ersten Spannungsanschluß und eine zweite leitende Struktur (L2) mit dem zweiten Spannungsanschluß verbunden sind,
- bei der die erste leitende Struktur (Ll) entlang des ersten Grabens (Gl) und die zweite leitende Struktur (L2) entlang des vierten Grabens (G4) verlaufen,
- bei der die erste Bitleitung (Bl) und die zweite Bitleitung

(B2) quer zu der Wortleitung (W) und parallel zueinander verlaufen,
- bei der das erste Source/Drain-Gebiet (1 S/Dl) des ersten Transistors und das erste Source/Drain-Gebiet (2 S/Dl) des zweiten Transistors mit der ersten leitenden Struktur (Ll) verbunden sind,
- bei der das zweite Source/Drain-Gebiet (3 S/D2) des dritten Transistors und das zweite Source/Drain-Gebiet (4 S/D2) des vierten Transistors mit der zweiten leitenden Struktur (L2) verbunden sind.

2. SRAM-Zellenanordnung nach Anspruch 1, bei der Gateelektro- den oder leitende Strukturen an außerhalb des ersten Grabens (Gl), des zweiten Grabens (G2) und des vierten Grabens (G4) oberhalb einer Oberflache (0) des Substrats (S) ange- ordnete horizontale leitende Strukturen angrenzen, über die sie kontaktiert sind.

3. SRAM-Zellenanordnung nach Anspruch 2,
- bei der der erste Graben (Gl) und der zweite Graben (G2) in einer von einem zweiten Leitfähigkeitstyp dotierten ersten Wanne (Wal) des Substrats (S) angeordnet sind,
- bei der der vierte Graben (G4) in einer von einem ersten, zum zweiten Leitfähigkeitstyp entgegensetzten' Leitfähig- keitstyp dotierten zweiten Wanne (Wa2) des Substrats (S) angeordnet ist,
- bei der die erste leitende Struktur (Ll) innerhalb des Substrats (S) an einen Boden des ersten Grabens (Gl) angrenzt und vom ersten Leitfähigkeitstyp dotiert ist, und die zweite leitende Struktur innerhalb des Substrats (S) an einen Boden des vierten Grabens (G4) angrenzt und vom zweiten Leitfähigkeitstyp dotiert ist,
- bei der das erste Source/Drain-Gebiet (1 S/Dl) des ersten Transistors und das erste Source/Drain-Gebiet (2 S/Dl) des zweiten Transistors Teile der ersten leitenden Struktur (Ll) sind,
- bei der das zweite Source/Drain-Gebiet (3 S/D2) des dritten Transistors und das zweite Source/Drain-Gebiet (4 S/D2) des vierten Transistors Teile der zweiten leitenden Struktur (L2) sind,
- bei der zwischen horizontalen leitenden Strukturen (Hl, H2, H4, H5) und der Oberfläche (0) Teile einer zweiten isolierenden Struktur (12) angeordnet sind,
- bei der die Gateelektrode (Gal) des ersten Transistors, die Gateelektrode (Ga2) des zweiten Transistors, die Gateelektrode (Ga3) des dritten Transistors, die Gateelektrode (Ga4) des vierten Transistors, die Gateelektrode (Ga5) des fünften Transistors und die Gateelektrode (Ga6) des sechsten Transistors als Spacer ausgebildet sind,
- bei der die Gateelektrode (Gal) des ersten Transistors an eine erste horizontale leitende Struktur (Hl), die Gateelektrode (Ga2) des zweiten Transistors an eine zweite horizontale leitende Struktur (H2), die Gateelektrode (Ga3) des dritten Transistors an eine dritte horizontale leitende Struktur und die Gateelektrode (Ga4) des vierten Transistors an eine vierte horizontale leitende Struktur (H4) an- grenzt,
- bei der die Wortleitung (W) als Spacer an der zweiten Flanke (2F2) des zweiten Grabens (G2) ausgebildet ist,
- bei der die Gateelektrode (Ga5) des fünften Transistors und die Gateelektrode (Ga6) des sechsten Transistors Teile der Wortleitung (W) sind,
- bei der eine dritte leitende Struktur (L3) als Spacer an der ersten Flanke (2F1) des zweiten Grabens (G2) ausgebildet ist,
- bei der die dritte leitende Struktur (L3) an die erste ho- rizontale leitende Struktur (Hl) und an die fünfte horizontale leitende Struktur (H5) angrenzt,
- bei der die zweite Flanke (1F2) des ersten Grabens (Gl), die erste Flanke (2F1) des zweiten Grabens (G2), die zweite Flanke (2F2) des zweiten Grabens (G2) und die erste Flanke (4F1) des vierten Grabens (G4) mit einem Gatedielektrikum (Gd) versehen sind,
- bei der das zweite Source/Drain-Gebiet (1 S/D2) des ersten Transistors und das zweite Source/Drain-Gebiet (2 S/D2) des zweiten Transistors an die Oberfläche (0) sowie an die zweite Flanke (1F2) des ersten Grabens (Gl) und an die erste Flanke (2F1) des zweiten Grabens (G2) angrenzen,
- bei der das erste Source/Drain-Gebiet (3 S/Dl) des dritten Transistors und das erste Source/Drain-Gebiet (4 S/Dl) des vierten Transistors an die Oberfläche (0) sowie an die er- ste Flanke (4 Fl) des vierten Grabens (G4) angrenzen,
- bei der das zweite Source/Drain-Gebiet (5 S/D2) des fünften Transistors und das zweite Source/Drain-Gebiet (6 S/D2) des sechsten Transistors an die Oberfläche (0) sowie an die zweite Flanke (2F2) des zweiten Grabens (G2) angrenzen, - bei der die erste horizontale leitende Struktur (Hl) über einen ersten Kontakt (Kl) mit einer vierten leitenden
Struktur (L4) verbunden ist, - bei der die dritte horizontale leitende Struktur über einen dritten Kontakt (K3) mit der vierten leitenden Struktur (L4) verbunden ist,
- bei der die vierte leitende Struktur (L4) oberhalb der zweiten horizontalen leitenden Strukturen (Hl, H2, H4, H5) angeordnet ist,
- bei der das zweite Source/Drain-Gebiet (1 S/D2) des ersten Transistors über einen zweiten Kontakt (K2) mit der zweiten horizontalen leitenden Struktur (H2) und einer fünften lei- tenden Struktur (L5) verbunden ist,
- bei der die fünfte leitende Struktur (L5) oberhalb der horizontalen leitenden Strukturen (Hl, H2, H4, H5) und unterhalb der vierten leitenden Struktur (L4) angeordnet ist,

- bei der das erste Source/Drain-Gebiet (3 S/Dl) des dritten Transistors über einen vierten Kontakt (K4) mit der vierten horizontalen leitenden Struktur (H4) und der fünften leitenden Struktur (L5) verbunden ist,
- bei der das zweite Source/Drain-Gebiet (2 S/D2) des zweiten Transistors über einen fünften Kontakt (K5) mit der fünften horizontalen leitenden Struktur (H5) und einer sechsten leitenden Struktur (L6) verbunden ist,
- bei der die Höhe der sechsten leitenden Struktur (L6) bezüglich einer Achse senkrecht zur Oberfläche (0) der Höhe der fünften leitenden Struktur (L5) entspricht,
- bei der das erste Source/Drain-Gebiet (4 S/Dl) des vierten Transistors über einen sechsten Kontakt (K6) mit der sechsten leitenden Struktur (L6) verbunden ist,
- bei der das zweite Source/Drain-Gebiet (5 S/D2) des fünften Transistors über einen siebten Kontakt (K7) mit der ersten Bitleitung (Bl) und das zweite Source/Drain-Gebiet (6 S/D2) des sechsten Transistors über einen achten Kontakt (K8) mit der zweiten Bitleitung (B2) verbunden sind,
- bei der ein vom ersten Leitfähigkeitstyp dotierter erster Diffusionsbereich innerhalb des Substrats (S) an die erste Flanke (2F1) des zweiten Grabens (G2), an das zweite Source/Drain-Gebiet (1 S/Dl) des ersten Transistors und an das erste Source/Drain-Gebiet (5 S/Dl) des fünften Transistors angrenzt,
- bei der ein vom ersten Leitfähigkeitstyp dotierter zweiter Diffusionsbereich (D2) innerhalb des Substrats (S) an die erste Flanke (2F1) des zweiten Grabens (G2), an das zweite Source/Drain-Gebiet (2 S/D2) des zweiten Transistors und an das erste Source/Drain-Gebiet (6 S/Dl) des sechsten Transistors angrenzt.

4. SRAM-Zellenanordnung nach den Ansprüchen 1, 2 und/oder 3,

- bei der innerhalb des Substrats (S) an Teilen der Flanken der Gräben an denen keine Gateelektroden und keine Diffusionsbereiche angrenzen, hochdotierte Channel-Stop-Gebiete (C) angeordnet sind,
- bei der eine streifenförmige erste Isolationsstruktur (II) parallel zu und zwischen dem zweiten Graben (G2) und dem vierten Graben (G4) verläuft.

5. SRAM-Zellenanordnung nach einem der Ansprüche 1 bis 4, bei der entlang der ersten Bitleitung (Bl) benachbarte Speicherzellen bezüglich einer Achse, die entlang einer Mittellinie eines ersten Grabens (Gl) oder eines vierten Grabens (G4) verläuft, spiegelsymmetrisch zueinander angeordnet sind.

6. Verfahren zur Herstellung einer SRAM-Zellenanordnung,

- bei dem Speicherzellen, die jeweils einen ersten Transistor, einen zweiten Transistor, einen dritten Transistor, einen vierten Transistor, einen fünften Transistor und ei- nen sechsten Transistor umfassen, erzeugt werden,
- bei dem Wortleitungen (W) , erste Bitleitungen (Bl) und zweite Bitleitungen (B2) erzeugt werden,
- bei dem Gateelektroden, erste Source/Drain-Gebiete und zweite Source/Drain-Gebiete erzeugt werden,
- bei dem ein erstes Source/Drain-Gebiete (1 S/Dl) des ersten Transistors mit einem ersten Source/Drain-Gebiet (2 S/Dl) des zweiten Transistors und einem ersten Spannungsanschluß verbunden wird,
- bei dem ein zweites Source/Drain-Gebiet (1 S/D2) des ersten Transistors mit einem ersten Source/Drain-Gebiet (3 S/Dl) des dritten Transistors, einem ersten Source/Drain-Gebiet

(5 S/Dl) des fünften Transistors, einer Gateelektrode (Ga2) des zweiten Transistors und einer Gateelektrode (Ga4) des vierten Transistors verbunden wird,
- bei dem eine Gateelektrode (Gal) des ersten Transistors mit einem zweiten Source/Drain-Gebiet (2 S/D2) des zweiten

Transistors, einem ersten Source/Drain-Gebiet (4 S/Dl) des vierten Transistors, einer Gateelektrode (Ga3) des dritten Transistors und einem ersten Source/Drain-Gebiet (6 S/Dl) eines sechsten Transistors verbunden wird,
- bei dem ein zweites Source/Drain-Gebiet (3 S/D2) des dritten Transistors mit einem zweiten Source/Drain-Gebiet (4 S/D2) des vierten Transistors und einem zweiten Spannungsanschluß verbunden wird,
- bei dem ein zweites Source/Drain-Gebiet (5 S/D2) des fünf- ten Transistors mit einer ersten Bitleitung (Bl) verbunden wird,
- bei dem eine Gateelektrode (Ga5) des fünften Transistors mit einer Gateelektrode (Ga6) des sechsten Transistors und mit einer Wortleitung (W) verbunden wird,
- bei dem ein zweites Source/Drain-Gebiet (6 S/D2) des sechsten Transistors mit einer zweiten Bitleitung (B2) verbunden wird,
- bei dem der dritte Transistor und der vierte Transistor als zum ersten Transistor, zum zweiten Transistor, zum fünften Transistor und zum sechsten Transistor komplementäre Transistoren ausgebildet werden,
- bei dem die sechs Transistoren als vertikale MOS- Transistoren gebildet werden,
- bei dem in einem Substrat (S) erste Gräben (Gl), zweite Gräben (G2) und vierte Gräben (G4), die im wesentlichen parallel zueinander verlaufen, erzeugt werden, - bei dem Flanken der ersten Gräben (Gl), der zweiten Gräben

(G2) und der vierten Gräben (G4) mit einem Gatedielektrikum (Gd) versehen werden,
- bei dem der erste Transistor und der zweite Transistor an eine zweite Flanke (1F2) eines ersten Grabens (Gl) angrenzend gebildet werden,
- bei dem der fünfte Transistor und der sechste Transistor an eine zweite Flanke (2F2) eines zweiten Grabens (G2) angrenzend gebildet werden,
- bei dem der dritte Transistor und der vierte Transistor an eine erste Flanke (4F1) eines viertes Grabens (G4) angrenzend gebildet werden,
- bei dem die Wortleitung (W) entlang der zweiten Flanke

(2F2) des zweiten Grabens (G2) gebildet wird,
- bei dem entlang des ersten Grabens (Gl) eine erste leitende Struktur (Ll) gebildet wird, die mit dem ersten Spannungsanschluß verbunden wird,
- bei dem entlang des vierten Grabens (G4) eine zweite leitende Struktur (L2) erzeugt wird, die mit dem zweiten Span- nungsanschluß verbunden wird,
- bei dem quer zu der Wortleitung (W) die erste Bitleitung

(Bl) und parallel zur ersten Bitleitung (Bl) die zweite Bitleitung (B2) gebildet werden,
- bei dem das erste Source/Drain-Gebiet (1 S/Dl) des ersten Transistors und das erste Source/Drain-Gebiet (2 S/Dl) des zweiten Transistors mit der ersten leitenden Struktur (Ll) verbunden werden,
- bei dem das zweite Source/Drain-Gebiet (3 S/D2) des dritten Transistors und das zweite Source/Drain-Gebiet (4 S/D2) des vierten Transistors mit der zweiten leitenden Struktur (L2) verbunden werden.

7. Verfahren nach Anspruch 6, bei der zur Kontaktierung von Gateelektroden oder leitenden Strukturen außerhalb des er- sten Grabens (Gl), des zweiten Grabens (G2) und des vierten Grabens (G4) oberhalb einer Oberfläche (0) des Substrats (S) horizontale leitende Strukturen erzeugt werden, so, daß die horizontalen leitenden Strukturen jeweils an eine Gateelektrode oder/und eine leitende Struktur angrenzen.

8. Verfahren nach Anspruch 7,
- bei dem an der Oberflache (0) durch Implantation das zweite Source/Drain-Gebiet (1 S/D2) des ersten Transistors, das zweite Source/Drain-Gebiet (2 S/D2) des zweiten Transistors, das zweite Source/Drain-Gebiet (5 S/D2) des fünften Transistors, das zweite Source/Drain-Gebiet (6 S/D2) des sechsten Transistors, das erste Source/Drain-Gebiet (3 S/Dl) des dritten Transistors und das erste Source/Dram- Gebiet (4 S/Dl) des vierten Transistors erzeugt werden,

- bei dem anschließend die ersten Graben (Gl), die zweiten Graben (G2) und die vierten Graben (G4) erzeugt werden,

- bei dem das zweite Source/Dram-Gebiet (1 S/D2) des ersten Transistors, das zweite Source/Drain-Gebiet (2 S/D2) des zweiten Transistors, das zweite Source/Drain-Gebiet (5 S/D2) des fünften Transistors, das zweite Source/Dram- Gebiet (6 S/D2) des sechsten Transistors, das erste Source/Dra -Gebiet (3 S/Dl) des dritten Transistors und das erste Source/Dram-Gebiet (4 S/Dl) des vierten Transistors, die ersten Graben (Gl), die zweiten Graben (G2) und die vierten Graben (G4) so erzeugt werden, daß das zweite Sour- ce/Dram-Gebiet (1 S/D2) des ersten Transistors und das zweite Source/Dram-Gebiet (2 S/D2) des zweiten Transistors an die zweite Flanke (1F2) des ersten Grabens (Gl) und an die erste Flanke (2F1) des zweiten Grabens (G2) angrenzen und so, daß das zweite Source/Dram-Gebiet (5 S/D2) des fünften Transistors und das zweite Source/Dram-Gebiet (6 S/D2) des sechsten Transistors an die zweite Flanke (2F2) des zweiten Grabens (G2) angrenzen, und so, daß das erste Source/Dram-Gebiet (3 S/Dl) des dritten Transistors und das erste Source/Dram-Gebiet (4 S/Dl) des vierten Transi- stors an die erste Flanke (4F1) des vierten Grabens (4) angrenzen, - bei dem angrenzend an das zweite Source/Dram-Gebiet (1 S/D2) des ersten Transistors an der ersten Flanke (2F1) des zweiten Grabens (G2) innerhalb des Substrats (S) durch schräge Implantation ein erster Diffusionsbereich erzeugt wird,
- bei dem angrenzend an das zweite Source/Dram-Gebiet (2 S/D2) des zweiten Transistors an der ersten Flanke (2F1) des zweiten Grabens (G2) innerhalb des Substrats (S) durch schräge Implantation ein zweiter Diffusionsbereich (D2) er- zeugt wird,
- bei dem durch Implantation innerhalb des Substrats (S) die von einem ersten Leitfahigkeitstyp dotierte erste leitende Struktur (Ll) an einem Boden des ersten Grabens (Gl) erzeugt wird,
- bei dem durch Implantation an einem Boden des zweiten Grabens (G2) das erste Source/Dram-Gebiet (5 S/Dl) des fünften Transistors und das erste Source/Dram-Gebiet (6 S/Dl) des sechsten Transistors erzeugt werden,
- bei dem durch Implantation an einem Boden des vierten Gra- bens (G4) von einem zweiten, zum ersten Leitfahigkeitstyp entgegengesetzten zweite Leitfahigkeitstyp dotierte zweite dotierte leitende Struktur (L2) erzeugt wird,
- bei dem durch Abscheiden, Ruckatzen und maskiertes Ätzen von leitendem Material an der zweiten Flanke (2F2) des zweiten Grabens (G2) die Wortleitung (W) , an der zweiten Flanke (1F2) des ersten Grabens (Gl) die Gateelektrode (Gal) des ersten Transistors und die Gateelektrode (Ga2) des zweiten Transistors, an der ersten Flanke (2F1) des zweiten Grabens (G2) eine dritte leitende Struktur (L3) und an der ersten Flanke (4F1) des vierten Grabens (G4) die Gateelektrode (Ga3) des dritten Transistors und die Gateelektrode (Ga4) des vierten Transistors erzeugt werden,
- bei dem durch Abscheiden von isolierendem Material auf die Oberflache (0) eine zweite isolierende Struktur (12) er- zeugt wird, - bei dem durch Abscheiden von leitendem Material auf die zweite isolierende Struktur (12) eine leitende Schicht (Sl) gebildet wird,
- bei dem durch Ätzen von leitenden Material mit Hilfe einer vierzehnten Maske (M14) eine erste horizontale leitende

Struktur (Hl), eine zweite horizontale leitende Struktur (H2) , eine dritte horizontale leitende Struktur, eine vierte horizontale leitende Struktur (H4) und eine fünfte horizontale leitende Struktur (H5) erzeugt werden,
- bei dem durch Abscheiden und Rückätzen von isolierendem Material eine dritte isolierende Struktur (13) erzeugt wird,

- bei dem ein zweiter Kontakt (K2) , der an das zweite Source/Drain-Gebiet (1 S/D2) des ersten Transistors angrenzt, ein fünfter Kontakt (K5) , der an das zweite Source/Drain- Gebiet (2 S/D2) des zweiten Transistors angrenzt, ein vierter Kontakt (K4), der an das erste Source/Drain-Gebiet (3 S/Dl) des dritten Transistors angrenzt, ein sechster Kontakt (K6) , der an das erste Source/Drain-Gebiet (4 S/Dl) des vierten Transistors angrenzt, eine fünfte leitende Struktur (L5) , die an den zweiten Kontakt (K2) und an den vierten Kontakt (K4) angrenzt und eine sechste leitende Struktur (L6) , die an den fünften Kontakt (K5) und an den sechsten Kontakt (K6) angrenzt, erzeugt werden, indem mit Hilfe einer fünfzehnten Maske (M15) isolierendes Material geätzt und anschließend leitendes Material abgeschieden und mit Hilfe einer sechzehnten Maske (M16) strukturiert wird,

- bei dem durch Abscheiden und Rückätzen von isolierendem Material eine vierte isolierende Struktur (14) erzeugt wird,

- bei dem ein erster Kontakt (Kl), der an die erste horizon- tale leitende Struktur (Hl) angrenzt, ein dritter Kontakt

(K3) , der an die dritte horizontale leitende Struktur angrenzt, ein siebter Kontakt (K7) , der an das zweite Source/Drain-Gebiet (5 S/D2) des fünften Transistors angrenzt, ein achter Kontakt (K8), der an das zweite Source/Drain- Gebiet (6 S/D2) des sechsten Transistors angrenzt, eine vierte leitende Struktur (L4), die an den ersten Kontakt (Kl) und an den dritten Kontakt (K3) angrenzt, eine erste Bitleitung (Bl), die an den siebten Kontakt (K7) angrenzt und eine zweite Bitleitung (B2), die an den achten Kontakt (K8) angrenzt, erzeugt werden, indem mit Hilfe einer siebzehnten Maske (M17) isolierendes Material geätzt wird und anschließend leitendes Material abgeschieden und mit Hilfe einer achtzehnten Maske (M18) strukturiert wird.

9. Verfahren nach den Ansprüchen 6, 7 und/oder 8,
- bei dem parallel zueinander laufende dritte Gräben (G3) er- zeugt und mit isolierendem Material gefüllt werden, wodurch erste isolierende Strukturen (II) erzeugt werden,
- bei dem der zweite Graben (G2) und der vierte Graben (G4) so erzeugt werden, daß sie parallel zum dritten Graben (G3) verlaufen, und daß der dritte Graben (G3) zwischen ihnen liegt,
- bei dem durch schräge Implantation hochdotierte Channelstop Gebiete (C) an Teilen der Flanken der Gräben, an die keine Gateelektroden und keine Diffusionsbereiche angrenzen, erzeugt werden.

10. Verfahren nach einem der Ansprüche 6 bis 9, bei dem entlang der ersten Bitleitung (Bl) benachbarte Speicherzellen spiegelsymmetrisch zueinander bezüglich einer Achse, die entlang einer Mittellinie eines ersten Grabens (Gl) oder eines vierten Grabens (G4) verläuft, erzeugt werden.