WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO1998050951) CIRCUIT INTEGRE A SEMI-CONDUCTEUR ET PROCEDE POUR PRODUIRE CE CIRCUIT
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1998/050951    N° de la demande internationale :    PCT/JP1997/001501
Date de publication : 12.11.1998 Date de dépôt international : 01.05.1997
Demande présentée en vertu du Chapitre 2 :    01.05.1997    
CIB :
H01L 21/8242 (2006.01)
Déposants : HITACHI, LTD. [JP/JP]; 6, Kanda Surugadai 4-chome, Chiyoda-ku, Tokyo 101 (JP) (Tous Sauf US).
TOKUNAGA, Takafumi [JP/JP]; (JP) (US Seulement).
YOSHIDA, Makoto [JP/JP]; (JP) (US Seulement).
OOTSUKA, Fumio [JP/JP]; (JP) (US Seulement)
Inventeurs : TOKUNAGA, Takafumi; (JP).
YOSHIDA, Makoto; (JP).
OOTSUKA, Fumio; (JP)
Mandataire : TSUTSUI, Yamato; Tsutsui & Associates, N.S. Excel 301, 22-45, Nishishinjuku 7-chome, Shinjuku-ku, Tokyo 160 (JP)
Données relatives à la priorité :
Titre (EN) SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND METHOD FOR MANUFACTURING THE SAME
(FR) CIRCUIT INTEGRE A SEMI-CONDUCTEUR ET PROCEDE POUR PRODUIRE CE CIRCUIT
Abrégé : front page image
(EN)A semiconductor integrated circuit device having a system-on-chip structure in which a DRAM and a logic integrated circuit are mixedly provided, silicide layers are formed on the surfaces of the source and drain of a MISFET constituting the direct peripheral circuit of the DRAM, the source and drain of a second MISFET constituting the indirect peripheral circuit of the DRAM, and the source and drain of a third MISFET constituting the logic integrated circuit, and no silicide layer is formed on the surfaces of the source and drain of a memory cell selecting MISFET constituting the memory cell of the DRAM.
(FR)Dispositif circuit intégré à semi-conducteur à structure 'système sur puce'. Ce dispositif comporte un système mixte mémoire RAM dynamique et circuit intégré logique. Des couches de siliciure sont formées sur les surfaces de la source et du drain d'un transistor MIS à effet de champ formant le circuit périphérique direct de la mémoire RAM dynamique. La source et le drain d'un second transistor MIS à effet de champ forment le circuit périphérique indirect de la mémoire RAM dynamique, et la source et le drain d'un troisième transistor MIS à effet de champ forment le circuit intégré logique. Les surfaces de la source et du drain d'un transistor MIS à effet de champ sélecteur de cellule mémoire constituant la cellule mémoire de la mémoire RAM dynamique ne comportent pas de couche de siliciure.
États désignés : CN, JP, KR, SG, US.
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)