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1. (WO1998049802) DISPOSITIF D'ADAPTATION DE PHASE PROGRAMMABLE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1998/049802    N° de la demande internationale :    PCT/DE1998/001138
Date de publication : 05.11.1998 Date de dépôt international : 23.04.1998
Demande présentée en vertu du Chapitre 2 :    24.11.1998    
CIB :
H03L 7/081 (2006.01), H04L 7/00 (2006.01), H04L 7/033 (2006.01)
Déposants : SIEMENS AKTIENGESELLSCHAFT [DE/DE]; Wittelsbacherplatz 2, D-80333 München (DE) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE only).
GLÄSER, Winfried [DE/DE]; (DE) (US Seulement).
MÜLLER, Rudi [DE/DE]; (DE) (US Seulement)
Inventeurs : GLÄSER, Winfried; (DE).
MÜLLER, Rudi; (DE)
Données relatives à la priorité :
197 17 585.6 25.04.1997 DE
Titre (DE) PROGRAMMIERBARE PHASENANPASSUNG
(EN) PROGRAMMABLE PHASE ADJUSTMENT
(FR) DISPOSITIF D'ADAPTATION DE PHASE PROGRAMMABLE
Abrégé : front page image
(DE)In einer Phasenanpassungsschaltung zur Generierung eines Systemtaktsignales zu einem ankommenden Datensignal aus einem lokal vorhandenen Taktsignal wird ein Verzögerungssignal aus der detektierten Phasenlage des Datensignales ermittelt, indem ein mit der detektierten Phasenlage adressierter Speicher ein zugeordnetes Verzögerungssignal ausgibt. In einer besonderen Ausführung wird dem Speicher eine Adresse zugeführt, die um die zuletzt ermittelte Verzögerung kompensiert ist. In weiterer Ausgestaltung ist eine den Speicher aufweisende Steuerung Schaltungen für mehrere Datensignale gemeinsam. Die Phasenanpassung, die selbsttätig ein besser zur Abtaktung geeignetes Auge als das momentan verwendete Auge erkennt, ist vollständig integrierbar und vermeidet Schaltungsbereiche, die mit einer höheren Bitfolgerate als der des Taktsignales betrieben werden.
(EN)According to the invention, a delay signal from the detected phase status is detected in a phase adjustment circuit used to generate a systemic clock signal in relation to an incoming data signal from a locally existing clock signal, wherein a memory which is addressed by the detected phase status produces an allocated delay signal. In a special embodiment, the memory is allocated an address whose last detected delay is compensated. In another embodiment, a control with a memory is common to circuits for several data signals. The phase adjustment, which automatically recognizes a loop that is better suited for timing than the loop that is momentarily used, can be fully integrated and avoids areas of the circuit which are operated with a higher bit rate than that of the clock signal.
(FR)Selon l'invention, dans un circuit d'adaptation de phase servant à générer un signal d'horloge de système par rapport à un signal de données arrivant, à partir d'un signal d'horloge localement présent, un signal de temporisation est déterminé à partir de la longueur de phase détectée du signal de données, par le fait qu'une mémoire qui est adressée par la relation de phase détectée émet un signal de temporisation associé. Dans un mode de réalisation particulier, une adresse, dont la compensation correspond au retard déterminé en dernier, est amenée à la mémoire. Dans un autre mode de réalisation, une commande comportant la mémoire est commune à des circuits pour plusieurs signaux de données. Le dispositif d'adaptation de phase, qui reconnaît automatiquement une boucle mieux adaptée pour le cadencement que la boucle utilisée à ce moment, peut être complètement intégré et évite des zones de circuit qui peuvent être exploitées avec un débit binaire plus élevé que celui du signal d'horloge.
États désignés : US.
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : allemand (DE)
Langue de dépôt : allemand (DE)