WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO1998042027) PIXEL HAUTE PERFORMANCE POUR AFFICHEURS ELECTRONIQUES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1998/042027    N° de la demande internationale :    PCT/US1998/004562
Date de publication : 24.09.1998 Date de dépôt international : 09.03.1998
Demande présentée en vertu du Chapitre 2 :    19.10.1998    
CIB :
H01L 21/84 (2006.01), H01L 27/12 (2006.01), H01L 29/786 (2006.01)
Déposants : ALLIEDSIGNAL INC. [US/US]; 101 Columbia Road, P.O. Box 2245, Morristown, NJ 07962-2245 (US)
Inventeurs : KEYSER, Thomas, Robert; (US)
Mandataire : CRISS, Roger, H.; AlliedSignal Inc., Law Dept. (E. Iannarone), 101 Columbia Road, P.O. Box 2245, Morristown, NJ 07962-2245 (US)
Données relatives à la priorité :
60/819,413 17.03.1997 US
Titre (EN) HIGH PERFORMANCE DISPLAY PIXEL FOR ELECTRONIC DISPLAYS
(FR) PIXEL HAUTE PERFORMANCE POUR AFFICHEURS ELECTRONIQUES
Abrégé : front page image
(EN)A high performance pixel is described for active matrix electronic displays. The pixel combines a compact, mesa-isolated PMOS access transistor with a novel, area-efficient HV device. The high voltage transistor features a P+ region at each end of the source to effectively eliminate the parasitic sidewall component and raise the nominal threshold voltage. Concurrently, excesss well area is eliminated from the PMOS access transistor to minimize device leakage and the undesirable capacitance component. The improved design enhances pixel response, increases operating margins and contrast and may reduce power dissipation in the off-state.
(FR)L'invention concerne un pixel haute performance pour afficheurs électroniques matriciels. Ledit pixel combine un transistor à canal P mésa-isolé et compact avec un nouveau dispositif haute tension à rendement surfacique élevé. Le transistor haute tension présente une région P+ à chaque extrémité de la source pour éliminer efficacement la composante parasite sur les parois latérales et augmenter la tension de seuil nominale. La zone de puits excédentaire est également supprimée du transistor à canal P de sorte que les fuites du dispositif et la composante de capacité indésirable soient minimisées. La conception perfectionnée permet d'améliorer la réponse du pixel, d'augmenter les marges de fonctionnement et le contraste et éventuellement de réduire la dissipation de puissance à l'état bloqué.
États désignés : AL, AU, BA, BB, BG, BR, CA, CN, CU, CZ, EE, GE, GH, HU, ID, IL, IS, JP, KP, KR, LK, LR, LS, LT, LV, MG, MK, MN, MW, MX, NZ, PL, RO, RU, SD, SG, SI, SK, SL, TR, TT, UA, UZ, VN, YU, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, SD, SZ, UG, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)