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1. (WO1998042016) PROCEDE DE PRODUCTION D'UN TRANSISTOR MOS VERTICAL
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1998/042016    N° de la demande internationale :    PCT/EP1998/001407
Date de publication : 24.09.1998 Date de dépôt international : 11.03.1998
Demande présentée en vertu du Chapitre 2 :    02.10.1998    
CIB :
H01L 21/336 (2006.01), H01L 29/78 (2006.01)
Déposants : SIEMENS AKTIENGESELLSCHAFT [DE/DE]; Wittelsbacherplatz 2, D-80333 München (DE) (Tous Sauf US).
RUHR-UNIVERSITÄT BOCHUM [DE/DE]; Universitätsstrasse 150, D-44801 Bochum (DE) (Tous Sauf US).
AEUGLE, Thomas [DE/DE]; (DE) (US Seulement).
RÖSNER, Wolfgang [DE/DE]; (DE) (US Seulement).
BEHAMMER, Dag [DE/DE]; (DE) (US Seulement)
Inventeurs : AEUGLE, Thomas; (DE).
RÖSNER, Wolfgang; (DE).
BEHAMMER, Dag; (DE)
Mandataire : EPPING, Wilhelm; Postfach 22 13 17, D-80503 München (DE)
Données relatives à la priorité :
197 11 482.2 19.03.1997 DE
Titre (DE) VERFAHREN ZUR HERSTELLUNG EINES VERTIKALEN MOS-TRANSISTORS
(EN) METHOD FOR PRODUCING A VERTICAL MOS-TRANSISTOR
(FR) PROCEDE DE PRODUCTION D'UN TRANSISTOR MOS VERTICAL
Abrégé : front page image
(DE)Zur Herstellung eines vertikalen MOS-Transistors mit optimierten Gateüberlappkapazitäten wird eine Mesastruktur (6) mit einem oberen Source-/Draingebiet (4'), einem Kanalgebiet (3'), und einem unteren Source-/Draingebiet (2') gebildet. Mit Hilfe von chemisch-mechanischem Polieren wird eine Isolationsstruktur gebildet, die die Seitenwand des unteren Source-/Draingebietes (2') im wesentlichen bedeckt. An der Seitenwand des Kanalgebietes (3') werden ein Gatedielektrikum (14) und eine Gateelektrode (15) gebildet, deren Höhe im wesentlichen gleich der Höhe des Kanalgebietes (3') ist.
(EN)The invention concerns a method for producing a vertical MOS-transistor with optimized gate-overlap capacitance in which a mesa structure (6) with an upper drain-source area (2'), a channel region (3'), and a lower drain-source area (4') is formed. With the aid of chemical-mechanical polishing, an insulation structure is formed which essentially covers the side wall of the lower drain-source area (2'). A gate dielectric (14) and a gate electrode (15) are formed on the side wall of the channel area (3'), the height of which is essentially equal to that of the channel area (3').
(FR)L'invention concerne un procédé de production d'un transistor MOS vertical avec des capacités de recouvrement de grille optimisées. Selon ce procédé, une structure mésa (6) est générée avec une région supérieure drain/source (4'), une région canal (3') et une région inférieure drain/source (2'). Une structure d'isolation est réalisée au moyen d'un polissage chimico-mécanique; cette structure couvre de manière importante la paroi latérale de la région drain/source inférieure (2'). Sur la paroi latérale de la région canal (3') sont réalisés un diélectrique de grille (14) et une électrode de grille (15) dont la hauteur est sensiblement identique à la hauteur de la région canal (3').
États désignés : CN, JP, KR, US.
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : allemand (DE)
Langue de dépôt : allemand (DE)