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1. (WO1998024127) MEMOIRE MORTE PROGRAMMABLE ET EFFAÇABLE ELECTRIQUEMENT (EEPROM) COMPORTANT DE MULTIPLES COUCHES DE METALLISATION SE CHEVAUCHANT
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1998/024127    N° de la demande internationale :    PCT/IB1997/001050
Date de publication : 04.06.1998 Date de dépôt international : 03.09.1997
CIB :
H01L 21/8247 (2006.01), H01L 27/115 (2006.01)
Déposants : PHILIPS ELECTRONICS N.V. [NL/NL]; Groenewoudseweg 1, NL-5621 BA Eindhoven (NL).
PHILIPS NORDEN AB [SE/SE]; Kottbygatan 7, Kista, S-164 85 Stockholm (SE) (SE only)
Inventeurs : MUKHERJEE, Satyendranath; (NL)
Mandataire : HOUBIERS, Ernest, E., M., G.; Internationaal Octrooibureau B.V., P.O. Box 220, NL-5600 AE Eindhoven (NL)
Données relatives à la priorité :
08/753,554 26.11.1996 US
Titre (EN) ELECTRICALLY ERASABLE AND PROGRAMMABLE READ ONLY MEMORY (EEPROM) HAVING MULTIPLE OVERLAPPING METALLIZATION LAYERS
(FR) MEMOIRE MORTE PROGRAMMABLE ET EFFAÇABLE ELECTRIQUEMENT (EEPROM) COMPORTANT DE MULTIPLES COUCHES DE METALLISATION SE CHEVAUCHANT
Abrégé : front page image
(EN)An electrically erasable and programmable read only memory (EEPROM) includes an array of trench memory cells (10), with each memory cell having a semiconductor drain region (18) adjacent a surface-adjoining portion of the trench. The EEPROM is provided with at least two overlapping metallization layers (30a, 30b) overlying the memory cells and separated from each other and from the trenches and the drain regions by regions of insulating material. The overlapping metallization layers contact the drain regions of the underlying memory cells through the insulating material. This configuration results in a memory array having a very high packing density.
(FR)Cette invention se rapporte à une mémoire morte programmable et effaçable électriquement (EEPROM), qui comprend une matrice de cellules de mémoire en tranchée (10), chacune de ces cellules de mémoire comportant une région de drain à semi-conducteur (18) adjacente à une partie proche de la surface de la tranchée. Cette mémoire EEPROM est pourvue d'au moins deux couches de métallisation se chevauchant (30a, 30b), qui recouvrent les cellules de mémoire et qui sont séparées les unes des autres et des tranchées et des régions de drain par des régions de matériau isolant. Les couches de métallisation se chevauchant sont en contact avec les régions de drain des cellules de mémoire sous-jacentes par l'intermédiaire du matériau isolant. Grâce à cette configuration, on obtient une matrice mémoire ayant une très forte densité d'implantation.
États désignés : JP.
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)