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1. (WO1998002886) MEMOIRE A DECODAGE RAPIDE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1998/002886    N° de la demande internationale :    PCT/US1997/012648
Date de publication : 22.01.1998 Date de dépôt international : 17.07.1997
Demande présentée en vertu du Chapitre 2 :    17.02.1998    
CIB :
G11C 7/10 (2006.01), G11C 8/00 (2006.01), G11C 8/10 (2006.01)
Déposants : CHANG, Edward, C., M. [US/US]; (US).
CHANG, Deirdre, S. [US/US]; (US).
CHANG, Derek, S. [US/US]; (US)
Inventeurs : CHANG, Edward, C., M.; (US).
CHANG, Deirdre, S.; (US).
CHANG, Derek, S.; (US)
Mandataire : MEETIN, Ronald, J.; Skjerven, Morrill, MacPherson, Franklin & Friel, Suite 700, 25 Metro Drive, San Jose, CA 95110 (US).
HECTOR, Annabel, Mary; W.P Thompson & Co., Celcon House, 289-293 High Holborn, London WC1V 7HU (GB)
Données relatives à la priorité :
682,344 17.07.1996 US
Titre (EN) MEMORY WITH FAST DECODING
(FR) MEMOIRE A DECODAGE RAPIDE
Abrégé : front page image
(EN)A set of techniques are disclosed for organizing an electronic memory to increase the effective decoding speed while being able to randomly address storage locations in the memory. The memory typically contains a memory array (41 or 51) and address circuitry (40 or 50). In one memory-organization technique, the address circuitry contains a group of decoding segments (50¿1?-50¿M?) arranged in series. Each decoding segment partially decodes an input memory address. In another memory-organization technique, the address circuitry contains a plurality of decoding segments (40¿1? and 40¿2?) arranged in parallel, each decoding segment sequentially decoding different ones of the input memory addresses than each other decoding segment. A variation of the parallel memory-organization technique can be used with off-the-shelf memories.
(FR)Ensemble de techniques propres à l'organisation d'une mémoire électronique pour en accroître la vitesse de décodage effective tout en pouvant effectuer de manière alléatoire l'adressage des emplacements de mémorisation dans la mémoire. Généralement, la mémoire contient une matrice mémoire (41 ou 51) et un circuit d'adressage (40 ou 50). Selon une technique d'organisation, le circuit d'adressage renferme un groupe de segments de décodage (50¿1?-50¿M?) disposés en série. Chaque segment décode partiellement une adresse de mémoire d'entrée. Selon une autre technique, le circuit d'adressage renferme une pluralité de segments de décodage (40¿1? et 40¿2?) établis en parallèle, chacun d'entre eux codant de manière séquentielle une adresse de mémoire d'entrée différente de celle que décode un autre segment. On peut utiliser une variante de la technique d'organisation en parallèle en utilisant des mémoires disponibles sur stock.
États désignés : AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CU, CZ, DE, DK, EE, ES, FI, GB, GE, GH, HU, IL, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, TJ, TM, TR, TT, UA, UG, UZ, VN, YU.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, KE, LS, MW, SD, SZ, UG, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)