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1. (WO1998002804) UNITE DE CHARGEMENT/STOCKAGE PERMETTANT DE TERMINER DE FAÇON NON BLOQUANTE DES CHARGEMENTS DANS UN MICROPROCESSEUR SUPERSCALAIRE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1998/002804    N° de la demande internationale :    PCT/US1996/011844
Date de publication : 22.01.1998 Date de dépôt international : 16.07.1996
Demande présentée en vertu du Chapitre 2 :    12.11.1997    
CIB :
G06F 9/38 (2006.01)
Déposants : ADVANCED MICRO DEVICES, INC. [US/US]; 5204 East Ben White Boulevard, Mail Stop 562, Austin, TX 78741 (US)
Inventeurs : RAMAGOPAL, H., S.; (US).
HATTANGADI, Rajiv, M.; (US).
CHINNAKONDA, Muralidharan, S.; (US)
Mandataire : KIVLIN, B., Noel; Conley, Rose & Tayon, P.C., P.O. Box 3267, Houston, TX 77253-3267 (US).
PICKER, Madeline, M.; Brookes and Martin, "Assocation No. 14", High Holborn House, 52/54 High Holborn, London WC1V 6SE (GB)
Données relatives à la priorité :
Titre (EN) LOAD/STORE UNIT AND METHOD FOR NON-BLOCKING COMPLETION OF LOADS IN A SUPERSCALAR MICROPROCESSOR
(FR) UNITE DE CHARGEMENT/STOCKAGE PERMETTANT DE TERMINER DE FAÇON NON BLOQUANTE DES CHARGEMENTS DANS UN MICROPROCESSEUR SUPERSCALAIRE
Abrégé : front page image
(EN)A load/store buffer is provided which allows both load memory operations and store memory operations to be stored within it. Memory operations are selected from the load/store buffer for access to the data cache, including cases where the memory operation selected is subsequent in program order to a memory operation which is known to miss the data cache and is stored in the buffer. In this way, other memory operations that may be waiting for an opportunity to access the data cache may make such accesses, while the memory operations that have missed await an opportunity to make a main memory request. Memory operations that have missed are indicated by a miss bit being set, so that the mechanism which selects memory operations to access the data cache may ignore them until they become non-speculative.
(FR)L'invention concerne une mémoire tampon de chargement/stockage dans laquelle des opérations de mémoire de chargement et des opérations de mémoire de stockage peuvent être stockées. Des opérations de mémoire sont sélectionnées à partir de la mémoire tampon de chargement/stockage pour accéder à la mémoire cache de données, y compris lorsque l'opération de mémoire sélectionnée suit, dans l'ordre du programme, une opération de mémoire qui est connue comme ayant manqué la mémoire cache de données et est stockée dans la mémoire tampon. De cette façon, d'autres opérations de mémoire qui éventuellement attendent une occasion d'accéder à la mémoire cache peuvent y accéder, tandis que les opérations de mémoire qui ont manqué la mémoire cache attendent une occasion de faire une demande de mémoire principale. Des opérations de mémoire qui ont manqué la mémoire cache sont indiquées par la mise à un d'un bit d'insuccès, de sorte que le mécanisme qui sélectionne les opérations de mémoire pour l'accès à la mémoire cache de données peut les ignorer jusqu'à ce qu'elles deviennent non spéculatives.
États désignés : CN, JP, KR.
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)