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1. (WO1998002803) UNITE DE CHARGEMENT/STOCKAGE UNIFIEE POUR MICROPROCESSEUR SUPERSCALAIRE, ET PROCEDE PERMETTANT DE FAIRE FONCTIONNER CETTE UNITE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1998/002803    N° de la demande internationale :    PCT/US1996/011843
Date de publication : 22.01.1998 Date de dépôt international : 16.07.1996
Demande présentée en vertu du Chapitre 2 :    04.02.1998    
CIB :
G06F 5/06 (2006.01), G06F 9/38 (2006.01)
Déposants : ADVANCED MICRO DEVICES, INC. [US/US]; One AMD Place, Mail Stop 68, Sunnyvale, CA 94088-3453 (US)
Inventeurs : RAMAGOPAL, H., S.; (US).
TRAN, Thang, M.; (US).
PICKETT, James, K.; (US)
Mandataire : KIVLIN, B., Noel; Conley, Rose & Tayon, P.C., P.O. Box 3267, Houston, TX 77253-3267 (US).
WRIGHT, Hugh, Ronald; Brookes & Martin, (Association No. 14), High Holborn House, 52/54 High Holborn, London WC1V 6SE (GB)
Données relatives à la priorité :
Titre (EN) UNIFIED LOAD/STORE UNIT FOR A SUPERSCALAR MICROPROCESSOR AND METHOD OF OPERATING THE SAME
(FR) UNITE DE CHARGEMENT/STOCKAGE UNIFIEE POUR MICROPROCESSEUR SUPERSCALAIRE, ET PROCEDE PERMETTANT DE FAIRE FONCTIONNER CETTE UNITE
Abrégé : front page image
(EN)A load/store buffer is provided which allows both load memory operations and store memory operations to be stored within it. Because each storage location may contain either a load or a store memory operation, the number of available storage locations for load memory operations is maximally the number of storage locations in the entire buffer. Similarly, the number of available storage locations for store memory operations is maximally the number of storage locations in the entire buffer. This invention improves use of silicon area for load and store buffers by implementing, in a smaller area, a performance-equivalent alternative to the separate load and store buffer approach previously used in many superscalar microprocessors.
(FR)L'invention concerne une mémoire tampon de chargement/stockage dans laquelle il est possible de stocker aussi bien des opérations de mémoire de chargement que des opérations de mémoire de stockage. Etant donné que chaque emplacement de stockage peut contenir soit une opération de mémoire de chargement, soit une opération de mémoire de stockage, le nombre d'emplacements de stockage disponibles pour les opérations de mémoire de chargement ne peut pas dépasser le nombre d'emplacements de stockage contenus dans toute la mémoire tampon. De façon similaire, le nombre d'emplacements de stockage disponibles pour des opérations de mémoire de stockage ne peut pas dépasser le nombre d'emplacements de stockage contenus dans toute la mémoire tampon. Cette invention améliore l'utilisation d'une zone de silicium pour des mémoires tampon de chargement et de stockage en offrant, sur une surface plus petite, une mémoire tampon, dont les performances sont équivalentes, pouvant remplacer les mémoires tampon de chargement et de stockage séparées, utilisées jusqu'à maintenant dans des microprocesseurs superscalaires.
États désignés : CN, JP, KR.
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)