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1. (WO1998002802) STRUCTURE DE PILE D'ADRESSES DE RETOUR ET MICROPROCESSEUR SUPERSCALAIRE COMPORTANT CETTE STRUCTURE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1998/002802    N° de la demande internationale :    PCT/US1996/011842
Date de publication : 22.01.1998 Date de dépôt international : 16.07.1996
Demande présentée en vertu du Chapitre 2 :    09.02.1998    
CIB :
G06F 9/38 (2006.01)
Déposants : ADVANCED MICRO DEVICES, INC. [US/US]; One AMD Place, Mail Stop 68, Sunnyvale, CA 94088-3453 (US)
Inventeurs : PICKETT, James, K.; (US)
Mandataire : KIVLIN, B., Noel; Conley, Rose & Tayon, P.C., P.O. Box 3267, Houston, TX 77253-3267 (US).
PICKER, Madeline, M.; Brookes and Martin, High Holborn House, 52/54 High Holborn, London WC1V 6SE (GB)
Données relatives à la priorité :
Titre (EN) A RETURN STACK STRUCTURE AND A SUPERSCALAR MICROPROCESSOR EMPLOYING SAME
(FR) STRUCTURE DE PILE D'ADRESSES DE RETOUR ET MICROPROCESSEUR SUPERSCALAIRE COMPORTANT CETTE STRUCTURE
Abrégé : front page image
(EN)A return stack is described which stores return addresses associated with subroutine call instructions along with an ESP register value associated with the subroutine call instructions in a stack-type structure. During clock cycles that a return instructions is detected by a decode unit, the decode unit forwards an ESP register value associated with the return instruction to the return stack along with an indication of the return instruction detection. The return stack compares the forwarded ESP register value to the ESP register value stored on the top of the stack. If the values compare equal, then the value stored on the top of the stack may be the correct prediction address for this return instruction and is popped from the top of the stack. When the return stack detects an inequality between the two aforementioned ESP values, the return stack does not pop the top of the stack. The return stack may achieve a correct prediction rate substantially similar to the correct prediction rate in the absence of fake return instructions, even if fake return instructions are encountered.
(FR)L'invention concerne une pile qui stocke des adresses de retour associées à des instructions d'appel de sous-programme simultanément avec une valeur de registre ESP associée aux instructions d'appel de sous-programme dans une structure du type pile. Pendant des cycles d'horloge au cours desquels une instruction de retour est détectée par une unité de décodage, l'unité de décodage achemine à la pile de retour une valeur de registre ESP associée à l'instruction de retour, en même temps qu'une indication de détection d'instruction de retour. La pile d'adresses de retour compare la valeur de registre ESP acheminée à la valeur de registre ESP stockée au sommet de la pile. Si les valeurs comparées sont égales, alors la valeur stockée au sommet de la pile peut être l'adresse de prédiction correcte pour cette instruction de retour et elle est enlevée du sommet de la pile. Lorsque la pile d'adresses de retour détecte une inégalité entre les deux valeurs ESP susmentionnées, la valeur qui se trouve en haut sommet de la pile n'est pas enlevée. La pile d'adresses de retour peut atteindre un taux de prédiction correcte sensiblement similaire au taux de prédiction correcte en l'absence de fausses instructions de retour, même lorsque de fausses instructions de retour sont rencontrées.
États désignés : CN, JP, KR.
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)