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1. (WO1998000783) PROCEDE ET APPAREIL POUR LA GESTION DES ALIMENTATIONS DES ACCES MEMOIRE DIRECTS DISTRIBUES (DDMA)
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1998/000783    N° de la demande internationale :    PCT/US1997/011163
Date de publication : 08.01.1998 Date de dépôt international : 27.06.1997
CIB :
G01R 31/30 (2006.01), G06F 11/14 (2006.01)
Déposants : INTEL CORPORATON [US/US]; 2200 Mission College Boulevard, P.O. Box 58119, Santa Clara, CA 95052-8119 (US)
Inventeurs : POISNER, David; (US).
RAMAN, Rajesh; (US)
Mandataire : ALTMILLER, John, C.; Kenyon & Kenyon, 1025 Connecticut Avenue, N.W., Washington, DC 20036 (US)
Données relatives à la priorité :
08/672,869 28.06.1996 US
Titre (EN) METHOD AND APPARATUS FOR POWER MANAGEMENT OF DISTRIBUTED DIRECT MEMORY ACCESS (DDMA) DEVICES
(FR) PROCEDE ET APPAREIL POUR LA GESTION DES ALIMENTATIONS DES ACCES MEMOIRE DIRECTS DISTRIBUES (DDMA)
Abrégé : front page image
(EN)A method and apparatus for controlling access to DMA control registers, specifically operating according to a Distributed Direct Memory Access (DDMA) protocol. When an access to a peripheral device (50a-c) ends in a Master Abort due to the failure of the peripheral device (50a-c) to respond to the DDMA Master component (43a) during a DDMA transaction, a System Management Interrupt (SMI#) is generated to the central processing unit (31). In the resulting execution of the System Management Mode code by the CPU (31), the cause of the peripheral component (50a-c) not responding (e.g., that the peripheral (50a-c) is in a low power mode, the connection between the DDMA Master (43a) and the peripheral (50a-c) is interrupted, etc.) is determined. The CPU (31), executing SMM code, takes steps to correct the problem. For example, if the peripheral (50a-c) is powered down, the CPU (31) will power it up so the DDMA transaction can subsequently occur.
(FR)Procédé et appareil de gestion des accès aux registres de commande DMA, opérant spécifiquement sous le protocole d'accès distribués directs à la mémoire (DDMA). Quand, au cours d'une transaction DDMA, un accès à un dispositif périphérique (50a-c) échoue du fait d'un arrêt prématuré bloquant dû à une défaillance du périphérique (50a-c) à répondre au composant DDMA maître (43a), une interruption de gestion du niveau système (SMIn) est générée dans l'unité centrale de traitement (31). Dans l'exécution résultante du code du mode de gestion système par l'unité CPU (31), la cause de non-réponse du composant périphérique (50a-c) est déterminée (par exemple, périphérique (50a-c) fonctionnant en mode basse tension et donc interruption de la connexion entre le DDMA maître (43a) et le périphérique). L'unité CPU (31) exécutant le code SMM intervient pour corriger le problème. Par exemple, si le périphérique (50a-c) est hors tension, ladite unité CPU (31) le remet sous tension pour permettre l'exécution subséquente de la transaction DDMA.
États désignés : AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CU, CZ, DE, DK, EE, ES, FI, GB, GE, GH, HU, IL, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, UA, UG, UZ, VN, YU, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, KE, LS, MW, SD, SZ, UG, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)