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1. (WO1997013325) SYSTEME EXTRACTEUR ANALOGIQUE/NUMERISEUR A CADENCE D'ECHANTILLONNAGE VARIABLE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication : WO/1997/013325 N° de la demande internationale : PCT/US1996/015812
Date de publication : 10.04.1997 Date de dépôt international : 02.10.1996
Demande présentée en vertu du Chapitre 2 : 05.05.1997
CIB :
H03H 17/06 (2006.01) ,H03L 7/18 (2006.01) ,H03M 3/02 (2006.01)
Déposants : ANALOG DEVICES, INC.[US/US]; One Technology Way Norwood, MA 02062, US
Inventeurs : ADAMS, Robert, W.; US
KWAN, Tom, W.; US
Mandataire : PRITZKER, Randy, J.; Wolf, Greenfield & Sacks, P.C. 600 Atlantic Avenue Boston, MA 02210, US
Données relatives à la priorité :
08/539,43805.10.1995US
Titre (EN) VARIABLE SAMPLE-RATE DAC/ADC/CONVERTER SYSTEM
(FR) SYSTEME EXTRACTEUR ANALOGIQUE/NUMERISEUR A CADENCE D'ECHANTILLONNAGE VARIABLE
Abrégé :
(EN) A digital oversampling noise-shaping system includes a digital noise-shaped clock signal generating circuit, including a digitally controlled oscillator (DCO) operating at a fixed master clock rate, that receives a digital input sample clock signal having an input sample rate and produces a noise-shaped clock signal having a variable rate with an average rate equal to a multiple of the input sample rate. In one embodiment, an interpolator is coupled to the clock signal generating circuit and receives the digital input samples at an input sample rate and, responsive to the noise-shaped clock signal, upsamples the digital input samples at the variable rate. A hold circuit repeats the interpolated samples at the master clock rate. A digital noise-shaping circuit, coupled to the hold circuit, performs digital noise-shaping on the repeated samples received from the hold circuit. In another embodiment, a decimator is coupled to the clock signal generating circuit. Digital input samples having an input sample rate are latched to the input of the decimator at a rate controlled by the noise-shaped clock signal. The clock signal generating circuit includes a phase locked loop (PLL) in one embodiment. The digital noise-shaping circuit, in one embodiment, includes sigma-delta modulator in which the downstream one of first and second integrators operates at a reduced multiple of a fixed master clock rate.
(FR) La présente invention concerne un système numérique suréchantillonneur à mise en forme de bruit incluant un générateur numérique de signal de synchronisation en forme de bruit. Ce générateur comporte un oscillateur à pilotage numérique (DCO) opérant à une cadence de synchronisation fixe. L'oscillateur, qui reçoit un signal de synchronisation d'échantillonnage numérique d'entrée, produit un signal de synchronisation en forme de bruit à cadence variable, la moyenne des cadences étant égale à un multiple de la cadence d'échantillonnage d'entrée. Selon une réalisation, un interpolateur couplé au générateur de signal de synchronisation reçoit les échantillons numériques d'entrée selon une cadence d'échantillonnage d'entrée, et en réaction au signal de synchronisation en forme de bruit, suréchantillonne les échantillons numériques d'entrée jusqu'à ladite cadence variable. Un circuit de maintien utilise la cadence d'échantillonnage pilote pour répéter les échantillons interpolés. Un circuit de mise en forme de bruit numérique, couplé au circuit de maintien, réalise une mise en forme de bruit numérique sur les échantillons répétés reçus depuis le circuit de maintien. Selon une autre réalisation, un décimateur est couplé au générateur de signal de synchronisation. Les échantillons d'entrée numériques, qui sont caractérisés par une cadence d'échantillonnage d'entrée, se verrouillent à l'entrée du décimateur à une cadence pilotée par le signal de synchronisation en forme de bruit. Selon une réalisation, le générateur de signal de synchronisation comporte une boucle à verrouillage de phase (PLL). Ce générateur de signal de synchronisation comporte, selon une réalisation, un modulateur sigma-delta dans lequel, entre le premier et le second intégrateur, celui qui intègre vers l'aval opère à une cadence qui est un multiple réduit de la cadence d'échantillonnage pilote fixe.
États désignés : JP
Office européen des brevets (OEB (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)