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1. (WO1997011487) DISPOSITIF A SEMI-CONDUCTEUR ET PROCEDE DE FABRICATION DUDIT DISPOSITIF
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1997/011487    N° de la demande internationale :    PCT/JP1995/001872
Date de publication : 27.03.1997 Date de dépôt international : 20.09.1995
CIB :
G11C 7/10 (2006.01), H01L 21/66 (2006.01), H01L 23/544 (2006.01)
Déposants : HITACHI, LTD. [JP/JP]; 6, Kanda Surugadai 4-chome, Chiyoda-ku, Tokyo 101 (JP) (Tous Sauf US).
HITACHI TOHBU SEMICONDUCTOR, LTD. [JP/JP]; 15, Oaza Asahidai, Moroyamamachi, I ruma-gun, Saitama 350-04 (JP) (Tous Sauf US).
SUGANO, Toshio [JP/JP]; (JP) (US Seulement).
TSUKUI, Seiichiro [JP/JP]; (JP) (US Seulement).
MATSUNO, Yoichi [JP/JP]; (JP) (US Seulement).
KONTA, Satoshi [JP/JP]; (JP) (US Seulement)
Inventeurs : SUGANO, Toshio; (JP).
TSUKUI, Seiichiro; (JP).
MATSUNO, Yoichi; (JP).
KONTA, Satoshi; (JP)
Mandataire : TSUTSUI, Yamato; Tsutsui & Associates, N.S. Excel 301, 22-45, Nishishinjuku 7-chome, Shinjuku-ku, Tokyo 160 (JP)
Données relatives à la priorité :
Titre (EN) SEMICONDUCTOR DEVICE AND METHOD OF PRODUCING THE SAME
(FR) DISPOSITIF A SEMI-CONDUCTEUR ET PROCEDE DE FABRICATION DUDIT DISPOSITIF
Abrégé : front page image
(EN)A memory (1) is fabricated while changing the wire-bonding positions based upon the results of probe inspection, so that a particular I/O pin (PI) is bonded to a defective pad irrespective of which pad is defective. The I/O pins (P2 and P4) which are not defective are connected to particular module I/O terminals (Mt) through predetermined wirings. No wiring is connected to a land on which the defective I/O pin (P1) is overlapped; i.e., the land is not connected. In order to constitute a module of a 4 M words x 36 bits constitution using the memory (1) of, for example, 4 M words x 3 bits due to defective I/O pin (P1), 12 memories (1) are mounted on a module substrate (MK).
(FR)On fabrique une mémoire (1) en modifiant les positions des liaisons câblées sur la base des résultats du contrôle par échantillonnage, de façon qu'une broche E/S (PI) soit reliée à un point de connexion défectueux, quel qu'il soit. Les broches E/S (P2 et P4) qui ne sont pas défectueuses sont reliées à des bornes E/S (Mt) d'un module particulier par des câblages prédéterminés. Aucun câblage n'est relié à une plage de connexion où la broche E/S (P1) défectueuse présente un chevauchement, c'est-à-dire où elle n'est pas connectée. Afin de constituer un module de 4 M de mots x 36 bits à l'aide de la mémoire (1) de, par exemple, 4 M de mots x 3 bits en raison de la broche E/S (P1) défectueuse, on monte 12 mémoires (1) sur un substrat de module (MK).
États désignés : CN, JP, KR, SG, US.
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)