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1. (WO1997011464) DISPOSITIF ANTEMEMOIRE ASSOCIATIVE MULTI-VOIES EN RAFALES EN PIPELINE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1997/011464    N° de la demande internationale :    PCT/US1996/014894
Date de publication : 27.03.1997 Date de dépôt international : 17.09.1996
Demande présentée en vertu du Chapitre 2 :    15.04.1997    
CIB :
G11C 7/10 (2006.01), G11C 8/12 (2006.01)
Déposants : MICRON ELECTRONICS, INC. [US/US]; 900 East Karcher Road, Nampa, ID 83687 (US)
Inventeurs : KLEIN, Dean, A.; (US)
Mandataire : TOEDT, D., C.; Arnold, White & Durkee, P.O Box 4433, Houston, TX 77210 (US).
BARDEHLE, PAGENBERG, DOST & PARTNER; Postfach 86 06 20, D-81633 München (DE)
Données relatives à la priorité :
08/531,134 20.09.1995 US
Titre (EN) PIPELINED BURST MULTI-WAY ASSOCIATIVE CACHE MEMORY DEVICE
(FR) DISPOSITIF ANTEMEMOIRE ASSOCIATIVE MULTI-VOIES EN RAFALES EN PIPELINE
Abrégé : front page image
(EN)A memory device provides for multi-way set associative burst SRAM (static random access memory) cache memory in a single device or package. In one embodiment input address bit A2 is used to generate a bank select signal rather than as a direct input to the SRAM's memory array element. This, in combination with additional output registers and output buffers creates a two-way set associative cache memory in a single memory device. In an alternative embodiment, input address bits A2 and A3 are used to generate bank select signals rather than as direct input to the SRAM's memory array element. This, in combination with additional output registers, output buffers, and an output bank decoder creates a four-way set associative cache memory in a single memory device. Additionally, a mode circuit is provided that controls whether the memory device operates as a multi-way set associative memory or as a conventional direct-mapped memory device. The mode circuit provides backwards compatibility with existing burst SRAM devices.
(FR)Un dispositif mémoire assure une antémémoire de mémoire à accès aléatoire statique (SRAM) multi-voies dans un seul dispositif en boîtier. Dans une forme de réalisation un bit d'adresse d'entrée A2 est utilisé pour générer un signal de sélection de bloc plutôt que comme une entrée directe à l'élément de réseau de la mémoire de la SRAM. Ceci, en combinaison avec des registres de sortie et des tampons de sortie additionnels créé une antémémoire associative à deux voies dans un dispositif mémoire unique. Dans une autre forme de réalisation des bits d'adresse d'entrée A2 et A3 sont utilisés pour générer des signaux de sélection de bloc plutôt que comme entrée directe à l'élément de réseau de la mémoire SRAM. Ceci, en combinaison avec des registres de sortie, des tampons de sortie additionnels et un décodeur de bloc de sortie crée une antémémoire associative à quatre voies dans un dispositif mémoire unique. De plus un circuit de mode est prévu pour commander si le dispositif mémoire fonctionne comme une mémoire associative à plusieurs voies ou comme un dispositif mémoire classique à mappage direct. Ce circuit de mode crée une compatibilité amont avec les dispositifs SRAM en rafales existants.
États désignés : AL, AM, AT, AU, BA, BB, BG, CA, CH, CN, CU, CZ, DE, DK, EE, ES, FI, GB, GE, HU, IL, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, TJ, TM, TR, TT, UA, UG, UZ, VN.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (KE, LS, MW, SD, SZ, UG)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)