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1. (WO1997010599) DECODEUR RAPIDE POUR LIGNE DE MOTS, DESTINE A DES DISPOSITIFS A MEMOIRE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1997/010599    N° de la demande internationale :    PCT/US1996/014814
Date de publication : 20.03.1997 Date de dépôt international : 11.09.1996
Demande présentée en vertu du Chapitre 2 :    27.03.1997    
CIB :
G11C 8/10 (2006.01)
Déposants : LSI LOGIC CORPORATION, INC. [US/US]; 1551 McCarthy Boulevard, MSD-104, Milpitas, CA 95035 (US)
Inventeurs : PRIEBE, Gordon, W.; (US)
Mandataire : KATZ, Paul, N.; 6410 Long Drive, Houston, TX 77087 (US).
HARRIS, Ian Richard; D. Young & Co, 21 New Fetter lane, GB-London EC4A 1DA (GB)
Données relatives à la priorité :
08/527,704 13.09.1995 US
Titre (EN) FAST WORD LINE DECODER FOR MEMORY DEVICES
(FR) DECODEUR RAPIDE POUR LIGNE DE MOTS, DESTINE A DES DISPOSITIFS A MEMOIRE
Abrégé : front page image
(EN)A word line decoder gate including a plurality of first semiconductor devices coupled to a common node for receiving and decoding an address upon assertion of a clock signal, where each parallel device receives a corresponding address signal or its inverted counterpart depending upon the particular address being decoded. A second semiconductor device is coupled to the common node for keeping it at a first voltage level until the clock signal is asserted, and two series coupled charge devices are coupled between a second voltage level and the common node, which charge devices attempt to charge the common node to a second voltage level during a time period while the clock signal is asserted and a delayed clock signal remains deasserted. A delay device receives the clock signal and asserts the delayed clock signal. However, any one or more of the parallel devices, if activated, provides a current path from said common node to override the two charge devices to keep the common node substantially at the first voltage level. Since decoding is performed in parallel, the present invention is easily extendible to as many address inputs as desired without any loss in performance. In the preferred embodiment, the first semiconductor devices are discharge devices for keeping the common node discharged. Also in the preferred embodiment, a charge sustaining circuit is preferably coupled between the common node and the second voltage level for reducing the effects of stray capacitance.
(FR)L'invention concerne une porte de décodeur pour ligne de mots comprenant une pluralité de premiers dispositifs à semi-conducteurs couplés à un noeud commun pour recevoir et décoder une adresse lors de l'excitation d'un signal d'horloge, chaque dispositif parallèle recevant un signal d'adresse correspondant ou sa contrepartie inversée, selon l'adresse particulière en cours de décodage. Un second dispositif à semi-conducteurs est couplé au noeud commun pour le maintenir à un premier niveau de tension jusqu'à l'excitation du signal d'horloge et deux dispositifs de charge, couplés en série, sont couplés entre un second niveau de tension et le noeud commun, ces dispositifs ayant tendance à charger le noeud commun à un second niveau de tension durant une période pendant laquelle s'effectue l'excitation du signal d'horloge et un signal d'horloge retardé reste non excité. Un dispositif de temporisation reçoit le signal d'horloge et effectue l'excitation du signal d'horloge retardé. Toutefois, un ou plusieurs dispositifs parallèles quelconques, s'ils sont activés, fournissent un chemin pour le courant depuis le noeud commun pour prendre la priorité sur les deux dispositifs de charge et pour maintenir le noeud commun sensiblement au premier niveau de tension. Comme le décodage se fait en parallèle, la présente invention peut facilement être étendue à autant d'entrées d'adresses que souhaité, sans perte de performance. Dans la forme d'exécution préférée, les premiers dispositifs à semi-conducteurs sont des dispositifs de déchargement maintenant le noeud commun déchargé. Egalement dans la forme d'exécution préférée, un circuit de maintien des charges est couplé, de préférence, entre le noeud commun et le second niveau de tension, pour diminuer les effets de la capacité parasitaire.
États désignés : JP.
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)