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1. (WO1997010598) CONFIGURATION ENTRELACEE POUR PAIRES DIFFERENTIELLES DE LIGNES D'INTERCONNEXION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1997/010598    N° de la demande internationale :    PCT/US1996/010409
Date de publication : 20.03.1997 Date de dépôt international : 14.06.1996
Demande présentée en vertu du Chapitre 2 :    03.04.1997    
CIB :
G11C 7/18 (2006.01)
Déposants : ADVANCED MICRO DEVICES, INC. [US/US]; 5204 East Ben White Boulevard, Mail Stop 562, Austin, TX 78741 (US)
Inventeurs : MOENCH, Jerry, D.; (US)
Mandataire : DRAKE, Paul, S.; Advanced Micro Devices, Inc., 5204 East Ben White Boulevard, Mail Stop 562, Austin, TX 78741 (US).
BROOKES & MARTIN; "Association No. 14", High Holborn House, 52/54 High Holborn, London WC1V 6SE (GB)
Données relatives à la priorité :
08/528,030 14.09.1995 US
Titre (EN) INTERLACED LAYOUT CONFIGURATION FOR DIFFERENTIAL PAIRS OF INTERCONNECT LINES
(FR) CONFIGURATION ENTRELACEE POUR PAIRES DIFFERENTIELLES DE LIGNES D'INTERCONNEXION
Abrégé : front page image
(EN)An SRAM array configuration includes even bitline pairs which each laterally interchange at a crossover placed at the 1/2 point along the length of the bitline pairs, and which SRAM array includes odd bitline pairs which each laterally interchange at each of two associated crossovers at the 1/4 and 3/4 points along the length of the bitline pairs. Consequently, signals or noise resident on neighboring bitline pairs or other neighboring conductive structure couple a common-mode voltage onto a given bitline pair through lateral parasitic capacitance to the neighboring conductive structure. Such a common-mode noise signal does not affect the differential signal on the given bitline pair. This interlace configuration is useful for one or more pairs of differential signal lines, whether used within an SRAM array or for global interconnect between circuit blocks.
(FR)L'invention concerne une configuration pour mémoire RAM statique qui comprend des paires de lignes de bit paires qui permutent, chacune latéralement, à un croisement situé au 1/2 point sur la longueur des paires de lignes de bit; et des paires de lignes de bit impaires qui permutent, chacune latéralement, à chacun de deux croisements associés au 1/4 et au 3/4 de point sur la longueur des paires de lignes de bit. Des signaux ou du bruit résidant sur des paires de lignes de bit voisines ou sur une structure conductrice voisine couplent alors à une structure conductrice voisine la tension en mode commun présente sur une paire de lignes de bit prédéterminée grâce à une capacité parasite latérale. Un signal de bruit en mode commun de ce type n'affecte pas le signal différentiel émis sur la paire de lignes de bit prédéterminée. Cette configuration entrecroisée est utile pour une ou plusieurs paires de lignes de signaux différentiels, qu'elle soit utilisée dans une mémoire RAM statique ou dans un dispositif d'interconnexion générale entre des blocs circuits.
États désignés : JP, KR.
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)