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1. (WO1997008831) CIRCUIT TAMPON CMOS ACCELERE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1997/008831    N° de la demande internationale :    PCT/US1996/013297
Date de publication : 06.03.1997 Date de dépôt international : 23.08.1996
Demande présentée en vertu du Chapitre 2 :    25.03.1997    
CIB :
H03K 19/017 (2006.01)
Déposants : HAL COMPUTER SYSTEMS, INC. [US/US]; 1315 Dell Avenue, Campbell, CA 95008 (US)
Inventeurs : MONTOYE, Robert, K.; (US).
ZASIO, John, J.; (US).
ASATO, Creigton, S.; (US).
PATIL, Tarang; (US)
Mandataire : PARADICE, William, L., III.; Skjerven, Morrill, MacPherson, Franklin & Friel, Suite 700, 25 Metro Drive, San Jose, CA 95110 (US)
Données relatives à la priorité :
519,443 25.08.1995 US
Titre (EN) CMOS BUFFER CIRCUIT HAVING INCREASED SPEED
(FR) CIRCUIT TAMPON CMOS ACCELERE
Abrégé : front page image
(EN)A buffer circuit (20) which exhibits increased speed in transitions between binary states is disclosed. A control transistor (MN2) is coupled between a pull-up transistor (MP2) and an input terminal (A). During low-to-high input signal transistions, the control transistor (MN2) limits the signal swing at the input terminal (A) such that small variations in the input terminal (A) voltage result in larger voltage variations at the output terminal (Z). During such transitions, the control transistor (MN2) simultaneously decouples the input terminal (A) from the pull-up transistor (MP2), thereby decoupling the input capacitance from the pull-up transistor (MP2). As a result, the speed with which the pull-up transistor (MP2) can pull the output terminal (Z) high is increased. As the number of input signals desired to be processed increases, the reduction in logic transition time becomes more significant.
(FR)La présente invention concerne un circuit tampon (20) qui fait preuve d'une vitesse accrue dans les transitions entre états binaires. Un transistor de commande (MN2) est couplé entre un transistor d'excursion haute (MP2) et une borne d'entrée (A). Au cours des transitions bas/haut du signal d'entrée, le transistor de commande (MN2) limite l'excursion au niveau de la borne d'entrée (A) de façon que d'infimes variations de tension au niveau de la borne d'entrée A se retrouvent sous la forme de variations de tension plus importante au niveau de la borne de sortie (Z). Au cours de telles transitions, le transistor de commande (MN2) découple simultanément la borne d'entrée (A) du transistor d'excursion haute (MP2), découplant par là-même du transistor d'excursion haute (MP2) la capacité d'entrée. Cela permet d'accroître la vitesse à laquelle le transistor d'excursion haute (MP2) peut faire passer la borne de sortie (Z) à l'état haut. La réduction du nombre de signaux d'entrée à traiter permet ainsi de réduire de façon concomitante le temps de transition logique.
États désignés : JP.
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)