WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO1997008748) BOITIER DE LA TAILLE D'UNE PUCE, SON PROCEDE DE FABRICATION ET BOITIER DE SECOND NIVEAU
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1997/008748    N° de la demande internationale :    PCT/JP1996/002346
Date de publication : 06.03.1997 Date de dépôt international : 22.08.1996
Demande présentée en vertu du Chapitre 2 :    09.12.1996    
CIB :
H01L 23/31 (2006.01)
Déposants : HITACHI, LTD. [JP/JP]; 6, Kanda Surugadai 4-chome, Chiyoda-ku, Tokyo 101 (JP) (Tous Sauf US).
KATO, Takeshi [JP/JP]; (JP) (US Seulement).
TOKUDA, Masahide [JP/JP]; (JP) (US Seulement).
YAGYU, Masayoshi [JP/JP]; (JP) (US Seulement).
YUUKI, Fumio [JP/JP]; (JP) (US Seulement).
NAKANISHI, Keiichiro [JP/JP]; (JP) (US Seulement).
ITO, Hiroyuki [JP/JP]; (JP) (US Seulement).
NISHIMUKAI, Tadahiko [JP/JP]; (JP) (US Seulement).
FUJITA, Yuuji [JP/JP]; (JP) (US Seulement)
Inventeurs : KATO, Takeshi; (JP).
TOKUDA, Masahide; (JP).
YAGYU, Masayoshi; (JP).
YUUKI, Fumio; (JP).
NAKANISHI, Keiichiro; (JP).
ITO, Hiroyuki; (JP).
NISHIMUKAI, Tadahiko; (JP).
FUJITA, Yuuji; (JP)
Mandataire : TAKAHASHI, Akio; Nitto International Patent Office, Yusen Kayabacho Building, 9-8, Nihonbashi-kayabacho 2-chome, Chuo-ku, Tokyo 103 (JP)
Données relatives à la priorité :
7/213176 22.08.1995 JP
Titre (EN) CHIP-SIZE PACKAGE, METHOD OF MANUFACTURING SAME, AND SECOND LEVEL PACKAGING
(FR) BOITIER DE LA TAILLE D'UNE PUCE, SON PROCEDE DE FABRICATION ET BOITIER DE SECOND NIVEAU
Abrégé : front page image
(EN)A chip-size package and, in particular, a packaging technique which is suitable for connection of high density and high reliability and suitable for low-cost packages. A chip (10) is bonded facedown for connection to a laminated wiring substrate (20) of the same size as that of the chip through direct-through holes (30), and the gap between ghe chip and the laminated wiring substrate is filled with an underfill (40). The chip is connected to external terminals (50) through wirings (21-24) and via holes (31), and is covered with an encapsulant (60) except for an opening (61). Chip connection and high density array connection of terminals are enabled, delay and noise are reduced by low permittivity and shortening of internal wiring length, and stress resistance and reliability against humidity are improved.
(FR)Cette invention concerne un boîtier de la taille d'une puce, et plus particulièrement une technique d'encapsulation pouvant être utilisée dans des connexions d'une densité élevée et d'une haute fiabilité, et permettant d'obtenir des boîtiers d'un faible coût. Une puce (10), dont la face est orientée vers le bas, est connectée à un substrat de câblage feuilleté (20) de même taille par l'intermédiaire de perforations directes (30), l'espace entre la puce et ce substrat de câblage feuilleté étant rempli par une sous-couche de remplissage (40). La puce est connectée à des bornes externes (50) par l'intermédiare de câblages (21-24) et de trous (31), puis recouverte d'un matériau d'encapsulation (60) à l'exception d'une ouverture (61). Ce système permet d'effectuer des connections de puce et de réseaux de haute densité à des bornes, de réduire le retard et le bruit grâce à une faible permittivité et au raccourcissement de la longueur du câblage interne, et d'accroître les capacités de résistance aux contraintes et de fiabilité dans des conditions d'humidité.
États désignés : CN, KR, SG, US.
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)