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1. (WO1997008705) PROCEDE ET STRUCTURE POUR GERER LES OPERATIONS INTERNES D'UN SYSTEME DE MEMOIRE DRAM
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1997/008705    N° de la demande internationale :    PCT/US1996/013503
Date de publication : 06.03.1997 Date de dépôt international : 29.08.1996
CIB :
G11C 7/22 (2006.01), G11C 11/4076 (2006.01), G11C 11/4096 (2006.01)
Déposants : MONOLITHIC SYSTEM TECHNOLOGY, INC. [US/US]; 2670 Seely Avenue, San Jose, CA 95134 (US)
Inventeurs : LEUNG, Wingyu; (US)
Mandataire : HOFFMAN, E., Eric; Skjerven, Morrill, MacPherson, Franklin & Friel, Suite 700, 25 Metro Drive, San Jose, CA 95110 (US)
Données relatives à la priorité :
522,032 31.08.1995 US
Titre (EN) METHOD AND STRUCTURE FOR CONTROLLING INTERNAL OPERATIONS OF A DRAM ARRAY
(FR) PROCEDE ET STRUCTURE POUR GERER LES OPERATIONS INTERNES D'UN SYSTEME DE MEMOIRE DRAM
Abrégé : front page image
(EN)A method and structure for controlling the timing of an access to a DRAM array in response to a row access (RAS#) signal and the rising and falling edges of a clock signal. Row address decoding and the deactivation of equalization circuits are initiated when the row access signal is received and a rising edge of the clock signal is detected. The row address decoding and the deactivation of the equalization circuits are completed before the falling edge of the clock signal occurs. The falling edge is then used to initiate the turning on of the sense amplifiers of the DRAM array. The sense amplifiers are turned on before the subsequent rising edge of the clock signal. The subsequent rising edge is then used to initiate the column address decoding operation of the DRAM array. A test mode is included which allows the DRAM array to be operated asynchronously for testing purposes.
(FR)L'invention concerne un procédé et une structure permettant de gérer la synchronisation d'un accès à un groupement de mémoires DRAM en réponse à un signal d'accès à une rangée et les flancs avant et arrière d'un signal d'horloge. Le décodage d'adresse de ligne et la désactivation des circuits d'égalisation sont déclenchés dès réception du signal d'accès à une rangée et dès la détection du flanc avant du signal d'horloge. Le décodage de l'adresse de ligne et la désactivation des circuits d'égalisation sont terminés avant l'apparition du flanc arrière du signal d'horloge. Le flanc arrière sert alors à mettre en route les amplificateurs de lecture du groupement de mémoires DRAM. Les amplificateurs de lecture sont mis en route avant le flanc avant suivant du signal d'horloge. Le flanc avant suivant sert ensuite à lancer l'opération de décodage de l'adresse de colonne du groupement de mémoires DRAM. Un mode d'essai permet de faire fonctionner le groupement de mémoires DRAM de manière asynchrone, à des fins d'essai.
États désignés : AL, AM, AT, AU, AZ, BB, BG, BR, BY, CA, CH, CN, CZ, DE, DK, EE, ES, FI, GB, GE, HU, IS, JP, KE, KG, KP, KR, KZ, LK, LR, LS, LT, LU, LV, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, TJ, TM, TT, UA, UG, UZ, VN.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (KE, LS, MW, SD, SZ, UG)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)