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1. (WO1997008700) IMPLANTATION DE CIRCUIT D'ISOLEMENT D'AMPLIFICATEUR DE LECTURE DE FAIBLE SURFACE DANS UNE ARCHITECTURE DE MEMOIRE DYNAMIQUE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1997/008700    N° de la demande internationale :    PCT/US1996/013657
Date de publication : 06.03.1997 Date de dépôt international : 23.08.1996
Demande présentée en vertu du Chapitre 2 :    25.03.1997    
CIB :
G11C 7/06 (2006.01), G11C 7/18 (2006.01), G11C 11/4091 (2006.01)
Déposants : MICRON TECHNOLOGY, INC. [US/US]; 8000 S. Federal Way, P.O. Box 6, Boise, IN 83707-0006 (US)
Inventeurs : KEETH, Brent; (US)
Mandataire : CARLSON, David, V.; Seed and Berry L.L.P., 6300 Columbia Center, 701 Fifth Avenue, Seattle, WA 98104-7092 (US).
GRÜNECKER, A.; Maximilianstrasse 58, D-80538 München (DE)
Données relatives à la priorité :
08/519,504 25.08.1995 US
Titre (EN) REDUCED AREA SENSE AMPLIFIER ISOLATION LAYOUT IN A DYNAMIC RAM ARCHITECTURE
(FR) IMPLANTATION DE CIRCUIT D'ISOLEMENT D'AMPLIFICATEUR DE LECTURE DE FAIBLE SURFACE DANS UNE ARCHITECTURE DE MEMOIRE DYNAMIQUE
Abrégé : front page image
(EN)A memory device has an array of memory cells which are positioned in a first block and a second block. The memory cells are arranged in rows and columns. A plurality of bit lines is coupled to the memory cells and a plurality of word lines is coupled to the memory cells. A sense amplifier is positioned between the first block and the second block, and a plurality of electrical connections is made between the sense amplifier and the bit lines. A plurality of isolation transistors is electrically connected in series with the electrical connections, the isolation transistors being located within the first and second blocks and spaced from the sense amplifier block.
(FR)Un composant de mémoire comporte un groupement de cellules de mémoire réparties dans un premier et un deuxième bloc. Les cellules de mémoire sont disposées en rangées et en colonnes. Plusieurs lignes de bit sont couplées aux cellules de mémoire et plusieurs lignes de mots sont couplées aux cellules de mémoire. Un amplificateur de lecture est placé entre le premier et le deuxième bloc, et plusieurs connexions électriques sont établies entre l'amplificateur de lecture et les lignes de mots. Plusieurs transistors d'isolement sont connectés électriquement en série aux connexions électriques et sont situés à l'intérieur des premier et second bloc, à une certaine distance du bloc d'amplificateur de lecture.
États désignés : AL, AM, AT, AU, AZ, BB, BG, BR, BY, CA, CH, CN, CZ, DE, DK, EE, ES, FI, GB, GE, HU, IL, IS, JP, KE, KG, KP, KR, KZ, LK, LR, LS, LT, LU, LV, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, TJ, TM, TR, TT, UA, UG, UZ, VN.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (KE, LS, MW, SD, SZ, UG)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)