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1. (WO1997003469) SYSTEME DE CELLULES DE MEMOIRE MORTE PROGRAMMABLE EFFAÇABLE ELECTRIQUEMENT ET PROCEDE DE FABRICATION DUDIT SYSTEME
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1997/003469    N° de la demande internationale :    PCT/DE1996/001171
Date de publication : 30.01.1997 Date de dépôt international : 02.07.1996
Demande présentée en vertu du Chapitre 2 :    27.11.1996    
CIB :
H01L 21/8247 (2006.01), H01L 27/115 (2006.01)
Déposants : SIEMENS AKTIENGESELLSCHAFT [DE/DE]; Wittelsbacherplatz 2, D-80333 München (DE) (Tous Sauf US).
KRAUTSCHNEIDER, Wolfgang [DE/DE]; (DE) (US Seulement)
Inventeurs : KRAUTSCHNEIDER, Wolfgang; (DE)
Données relatives à la priorité :
195 25 070.2 10.07.1995 DE
Titre (DE) ELEKTRISCH SCHREIB- UND LÖSCHBARE FESTWERTSPEICHERZELLENANORDNUNG UND VERFAHREN ZU DEREN HERSTELLUNG
(EN) ELECTRICALLY ERASABLE PROGRAMMABLE ROM MEMORY CELL ARRAY AND A METHOD OF PRODUCING THE SAME
(FR) SYSTEME DE CELLULES DE MEMOIRE MORTE PROGRAMMABLE EFFAÇABLE ELECTRIQUEMENT ET PROCEDE DE FABRICATION DUDIT SYSTEME
Abrégé : front page image
(DE)Eine elektrisch schreib- und löschbare Festwertspeicherzellenanordnung umfaßt Speicherzellen mit jeweils einem MOS-Transistor mit einem floatenden Gate (6'). Die MOS-Transistoren sind in parallel verlaufenden Zeilen angeordnet. Benachbarte Zeilen verlaufen dabei jeweils abwechselnd am Boden von Längsgräben (4) und zwischen benachbarten Längsgräben (4). Durch selbstjustierende Prozeßschritte wird ein Flächenbedarf pro Speicherzelle von 2F?2¿ (F: minimale Strukturgröße) erreicht.
(EN)The electrically erasable programmable ROM memory cell array comprises memory cells, each of which has an MOS transistor with a floating gate (6'). The MOS transistors are configured in parallel lines. Adjacent cells are arranged alternately along the floors of longitudinal trenches (4) and between adjacent longitudinal trenches (4). With self-adjusting process steps, a surface area requirement per memory cell of 2F?2¿ (F = minimum structural size) is attained.
(FR)L'invention concerne un système de cellules de mémoire morte programmable effaçable électriquement, ledit système comprenant des cellules de mémoire comportant chacune un transistor MOS et une grille flottante (6'). Les transistors MOS sont placés sur des lignes parallèles. Des lignes adjacentes s'étendent de façon alternée au fond de tranchées longitudinales (4) et entre des tranchées longitudinales adjacentes (4). Des étapes de procédé d'auto-alignement permettent d'obtenir un encombrement par cellule mémoire de 2F?2¿ (F: dimension de structure minimale).
États désignés : BR, CN, JP, KR, RU, US.
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : allemand (DE)
Langue de dépôt : allemand (DE)