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1. (WO1997001867) PROCEDE DE FABRICATION D'UN DISPOSITIF DE CIRCUIT INTEGRE A SEMI-CONDUCTEUR ET DISPOSITIF DE CIRCUIT INTEGRE A SEMI-CONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1997/001867    N° de la demande internationale :    PCT/JP1996/001779
Date de publication : 16.01.1997 Date de dépôt international : 27.06.1996
Demande présentée en vertu du Chapitre 2 :    27.06.1996    
CIB :
H01L 21/8238 (2006.01)
Déposants : HITACHI, LTD. [JP/JP]; 6, Kanda Surugadai 4-chome, Chiyoda-ku, Tokyo 101 (JP) (Tous Sauf US).
HITACHI ULSI ENGINEERING CORP. [JP/JP]; 20-1, Josuihoncho 5-chome, Kodaira-shi, Tokyo 187 (JP) (Tous Sauf US).
SATO, Kazushige [JP/JP]; (JP) (US Seulement).
KIKUSHIMA, Kenichi [JP/JP]; (JP) (US Seulement).
IIDA, Masaya [JP/JP]; (JP) (US Seulement).
YAMANAKA, Toshiaki [JP/JP]; (JP) (US Seulement).
FUKAMI, Akira [JP/JP]; (JP) (US Seulement).
SHIMIZU, Akihiro [JP/JP]; (JP) (US Seulement).
ISHIDA, Hiroshi [JP/JP]; (JP) (US Seulement)
Inventeurs : SATO, Kazushige; (JP).
KIKUSHIMA, Kenichi; (JP).
IIDA, Masaya; (JP).
YAMANAKA, Toshiaki; (JP).
FUKAMI, Akira; (JP).
SHIMIZU, Akihiro; (JP).
ISHIDA, Hiroshi; (JP)
Mandataire : TSUTSUI, Yamato; Tsutsui & Associates, N.S. Excel 301, 22-45, Nishishinjuku 7-chome, Shinjuku-ku, Tokyo 160 (JP)
Données relatives à la priorité :
7/163362 29.06.1995 JP
Titre (EN) METHOD OF MANUFACTURING SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE
(FR) PROCEDE DE FABRICATION D'UN DISPOSITIF DE CIRCUIT INTEGRE A SEMI-CONDUCTEUR ET DISPOSITIF DE CIRCUIT INTEGRE A SEMI-CONDUCTEUR
Abrégé : front page image
(EN)In a semiconductor integrated circuit device provided with an n-channel MIS transistor (3) and a p-channel MIS transistor (2), the drain current of the transistor (3) is improved without degrading the reliability of the transistor (3) and the transistor (2) is further microminiaturized. To realize the device, gate insulating films (2d and 3d) of the transistors (2 and 3) are oxidized and nitrided, and then an n-well (5n,) a p-well (5p), and threshold voltage control layers (2c, 3c) of the transistors (2, 3) are formed.
(FR)Cette invention concerne un dispositif de circuit intégré à semi-conducteur comportant un transistor MIS à canal N (3) et un transistor MIS à canal P (2), et dans lequel on améliore le courant drain du transistor (3) sans pour autant diminuer la fiabilité dudit transistor (3) et tout en poussant plus avant la micro-miniaturisation du transistor (2). Afin de réaliser ce dispositif, on effectue l'oxydation et la nitruration des films d'isolation de grille (2d et 3d) des transistors (2 et 3), avant de procéder à la formation d'un puits N (5n), d'un puits P (5p) et de couches de contrôle de la tension seuil (2c, 3c) des transistors (2, 3).
États désignés : CN, JP, KR, SG, US.
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)