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1. (WO1997001846) CIRCUIT INTEGRE A CIRCUIT DE COMMANDE DE VALIDATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1997/001846    N° de la demande internationale :    PCT/US1996/010876
Date de publication : 16.01.1997 Date de dépôt international : 24.06.1996
Demande présentée en vertu du Chapitre 2 :    17.01.1997    
CIB :
G11C 7/22 (2006.01), G11C 8/18 (2006.01)
Déposants : MICRON QUANTUM DEVICES, INC. [US/US]; 2338 Walsh Avenue, Santa Clara, CA 95051 (US)
Inventeurs : ROOHPARVAR, Fariborz, F.; (US)
Mandataire : EQUITZ, Alfred, A.; Limbach & Limbach L.L.P., 2001 Ferry Building, San Francisco, CA 94111 (US)
Données relatives à la priorité :
08/496,436 29.06.1995 US
Titre (EN) AN INTEGRATED CIRCUIT HAVING ENABLE CONTROL CIRCUITRY
(FR) CIRCUIT INTEGRE A CIRCUIT DE COMMANDE DE VALIDATION
Abrégé : front page image
(EN)A circuit which responds to an external standby command (CE) (a transition in a chip enable signal from an external device) by generating a delayed internal standby signal (CE ADD). The internal standby signal (CE ADD) functions by switching selected components of the circuit (such as address buffers Ao through Ap) from an active mode to a standby mode. In preferred embodiments, the circuit is a memory circuit implemented as an integrated circuit. The amount of the delay in generating the delayed internal standby signal is selected to achieve a desired decreased average response time to a sequence of commands (such as memory access commands) without excessive power consumption. In embodiments in which the circuit is a memory chip (such as a flash memory chip) having address access time in the range from 60 ns to 80 ns, the delay typically is from about 100 ns to about 200 ns.
(FR)L'invention se rapporte à un circuit qui répond à une commande externe de mise en attente (CE) (transition dans un signal de déclenchement de puce en provenance d'un dispositif externe) par un signal différé de mise en attente interne (CE ADD). Le signal (CE ADD) commute différents éléments du circuit (par exemple, attaqueurs de ligne d'adresse Ao à Ap) d'un mode actif à un mode d'attente. Dans des modes de réalisation préférés, le circuit est un circuit de mémoire mis en oeuvre comme circuit intégré. On sélectionne la durée nécessaire pour générer le signal différé de mise en attente interne pour obtenir un temps moyen réduit voulu de réponse à une séquence de commandes (par exemple, commandes d'accès à la mémoire), sans consommation d'énergie excessive. Pour les variantes dans lesquelles le circuit est une puce mémoire (par exemple, puce mémoire flash) ayant un temps d'accès de ligne d'adresse compris entre 60 et 80 ns, le temps de retard est généralement compris entre environ 100 et environ 200 ns.
États désignés : AL, AM, AT, AU, AZ, BB, BG, BR, BY, CA, CH, CN, CZ, DE, DK, EE, ES, FI, GB, GE, HU, IL, IS, JP, KE, KG, KP, KR, KZ, LK, LR, LS, LT, LU, LV, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, TJ, TM, TR, TT, UA, UG, UZ, VN.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (KE, LS, MW, SD, SZ, UG)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)