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1. (WO1996011430) MECANISME DE CONTROLE DE COHERENCE ET DE SYNCHRONISATION POUR CONTROLEURS DE VOIES D'ENTREE ET DE SORTIE DANS UN SYSTEME DE TRAITEMENT DE L'INFORMATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1996/011430    N° de la demande internationale :    PCT/IB1995/000910
Date de publication : 18.04.1996 Date de dépôt international : 22.09.1995
CIB :
G06F 12/08 (2006.01), G06F 13/28 (2006.01), G06F 13/40 (2006.01)
Déposants : INTERNATIONAL BUSINESS MACHINES CORPORATION [US/US]; Old Orchard Road, Armonk, NY 10504 (US) (AT, BE, CH, DE, DK, ES, FR, GB, GR, IE, IT, JP, KR, LU, MC, NL, PT, SE only).
IBM DEUTSCHLAND GMBH [DE/DE]; D-70548 Stuttgart (DE) (LU only)
Inventeurs : ARIMILLI, Ravi, K.; (US).
DODSON, John, S.; (US).
GUTHRIE, Guy; (US).
LEWIS, Jerry, D.; (US)
Mandataire : SCHÄFER, Wolfgang; IBM Deutschland Informationssysteme GmbH, Patentwesen und Urheberrecht, D-70548 Stuttgart (DE)
Données relatives à la priorité :
08/316,977 03.10.1994 US
Titre (EN) COHERENCY AND SYNCHRONIZATION MECHANISM FOR I/O CHANNEL CONTROLLERS IN A DATA PROCESSING SYSTEM
(FR) MECANISME DE CONTROLE DE COHERENCE ET DE SYNCHRONISATION POUR CONTROLEURS DE VOIES D'ENTREE ET DE SORTIE DANS UN SYSTEME DE TRAITEMENT DE L'INFORMATION
Abrégé : front page image
(EN)An I/O channel controller implements coherency and synchronization mechanisms, which allow the I/O channel controller to provide fully coherent direct memory access operations on a multiprocessor system bus, without implementing a retry protocol. This is made possible by performing delayed cache invalidates for real-time cache coherency conflicts between processors and I/O devices. Furthermore, I/O DMA writes occur real-time to the memory system and without the traditional Read With Intent to Modify (RWITM) operations. Completion of PIO operations has been coupled to the completion of I/O DMA writes operations in order to provide 'seamless' I/O synchronization with respect to processor execution. An IOCC implementation has been described which benefits from those techniques by significantly reducing design complexity.
(FR)Un contrôleur de voies d'entrée/sortie (IOCC) met en oeuvre des mécanismes de contrôle de cohérence et de synchronisation lui permettant celui-ci d'effectuer des opérations d'accès direct mémoire totalement cohérentes sur un bus système de multiprocesseur sans protocole de relance. Pour ce faire, on produit des invalidations d'antémémoire à retard pour les conflits de cohérence en temps réel entre les processeurs et les dispositifs E/S. De plus, les écritures ADM E/S s'effectuent en temps réel pour le système de mémoire, sans les opérations classiques de lecture avec intention de modification (RWITM). La réalisation des opérations PIO a été couplée à la réalisation des opérations d'écriture AMD E/S de sorte qu'une synchronisation E/S transparente soit assurée par rapport à l'exécution du processeur. Une configuration d'IOCC mise en oeuvre selon ces techniques permettant de réduire sensiblement la complexité de conception est également décrite.
États désignés : JP, KR.
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)