WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO1996000965) CIRCUITERIE COMPORTANT AU MOINS UNE UNITE DE CIRCUIT TELLE QU'UN REGISTRE, UNE CELLULE DE MEMOIRE, UN SYSTEME DE MEMORISATION OU SIMILAIRE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1996/000965    N° de la demande internationale :    PCT/EP1995/002394
Date de publication : 11.01.1996 Date de dépôt international : 21.06.1995
Demande présentée en vertu du Chapitre 2 :    06.12.1995    
CIB :
G11C 7/10 (2006.01), G11C 19/00 (2006.01)
Déposants : OCE PRINTING SYSTEMS GMBH [DE/DE]; Siemensallee 2, D-85586 Poing (DE)
Inventeurs : ELMER, Werner; (DE).
MORRIS, Edward; (DE).
REINER, Robert; (DE).
ROMBACH, Gerd; (DE)
Mandataire : SCHAUMBURG THOENES THURN; P.O. Box 86 07 48, D-81634 München (DE)
Données relatives à la priorité :
P 44 22 784.1 29.06.1994 DE
Titre (DE) SCHALTUNGSANORDNUNG MIT WENIGSTENS EINER SCHALTUNGSEINHEIT WIE EINEM REGISTER, EINER SPEICHERZELLE, EINER SPEICHERANORDNUNG ODER DERGLEICHEN
(EN) CIRCUIT ARRANGEMENT WITH A CIRCUIT UNIT SUCH AS A REGISTER MEMORY CELL, MEMORY ARRANGEMENT OR THE LIKE
(FR) CIRCUITERIE COMPORTANT AU MOINS UNE UNITE DE CIRCUIT TELLE QU'UN REGISTRE, UNE CELLULE DE MEMOIRE, UN SYSTEME DE MEMORISATION OU SIMILAIRE
Abrégé : front page image
(DE)Es wird eine Schaltungsanordnung mit wenigstens einer Schaltungseinheit (20) beschrieben, die mehrere taktgesteuerte Elementarspeicher (22) enthält, deren Takteingänge CLK mit einer gemeinsamen Taktleitung TL in Verbindung stehen. Die den Takteingängen CLK der verschiedenen Elementarspeicher (22) in Datenflußrichtung zugeführten Taktsignale Ts¿1?-Ts¿7? sind zumindest teilweise derart zeitlich versetzt, daß eventuelle Zustandsänderungen der betreffenden Elementarspeicher (22) zeitversetzt ausgelöst werden.
(EN)The description relates to a circuit arrangement with at least one circuit unit (20) containing several clock-controlled elementary memories (22), the clock inputs CLK of which are connected to a shared clock line TL. The clock signals Ts¿1?-Ts¿7? going in the direction of data flow, to the clock inputs CLK of the elementary memories (22) are at least partly staggered in time so that any changes in the state of the relevant elementary memories (22) can be triggered at different times.
(FR)L'invention concerne une circuiterie comportant au moins une unité de circuit (20) qui contient plusieurs mémoires élémentaires (22) commandées par rythmeur, dont les entrées d'horloge CLK sont connectées a un circuit d'horloge TL commun. Les signaux d'horloge Ts¿1?-Ts¿7? acheminés, dans le sens de circulation des données, jusqu'aux entrées d'horloge CLK des différentes mémoires élémentaires (22), sont décalés dans le temps au moins partiellement, pour que d'éventuels changements d'état des mémoires élémentaires (22) concernées puissent être déclenchés de manière décalée.
États désignés : JP.
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : allemand (DE)
Langue de dépôt : allemand (DE)