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1. (WO1994016383) ARCHITECTURE D'UN PROCESSOR DE SIGNAUX NUMERIQUES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1994/016383    N° de la demande internationale :    PCT/US1993/000119
Date de publication : 21.07.1994 Date de dépôt international : 06.01.1993
Demande présentée en vertu du Chapitre 2 :    24.05.1994    
CIB :
G06F 9/32 (2006.01), G06F 9/38 (2006.01), G06F 17/10 (2006.01)
Déposants : THE 3DO COMPANY [US/US]; 1820 Gateway Drive, San Mateo, CA 94404 (US)
Inventeurs : GRAY, Donald, M., III; (US).
NEEDLE, David, L.; (US)
Mandataire : WOLFELD, Warren, S.; Fliesler, Dubb, Meyer & Lovejoy, Four Embarcadero Center, Suite 400, San Francisco, CA 94111-4156 (US)
Données relatives à la priorité :
Titre (EN) DIGITAL SIGNAL PROCESSOR ARCHITECTURE
(FR) ARCHITECTURE D'UN PROCESSOR DE SIGNAUX NUMERIQUES
Abrégé : front page image
(EN)A digital signal processing architecture (10) includes a timer to reset the processor and return to the first instruction periodically. Pipeline operation is enhanced using a double buffering system (22) which latches operands into the first stage of a double buffer as soon as they are ready, then to the second stage only when the last-ready operand is available and the computation unit (22) is ready to receive the operands. The processor communicates with an external unit via a random access memory (24) and a plurality of FIFOs each associated with a random access memory location. When the processor retrieves/writes a value from/to a random access memory location, a controller (26) refills the location from the corresponding FIFO or copies the value into the corresponding FIFO, respectively. Also included are instructions with a 'write-back' bit, 'branch from' instructions, a register addressing mode, an invisible move function, and an operand mask register.
(FR)L'architecture (10) d'un processeur de traitement de signaux numériques comprend une horloge permettant périodiquement une remise à zéro du processeur et un retour à la première instruction. Le fonctionnement du type 'pipeline' est amélioré en utilisant un système à tampon double (22) qui verrouille les opérandes dans le premier étage d'un tampon double aussitôt qu'ils sont prêts, ensuite dans le second étage uniquement lorsque le dernier opérande prêt est disponible et l'unité de calcul (22) est prête à recevoir les opérandes. Le processeur communique avec une unité externe par l'intermédiaire d'une mémoire à accès aléatoire (24) et d'une pluralité de FIFO, dont chacun est associé avec un emplacement de mémoire à accès aléatoire. Lorsque le processeur reçoit/introduit une valeur de/dans un emplacement de mémoire à accès aléatoire, une commande (26) respectivement remplit à nouveau l'emplacement depuis le FIFO correspondant ou copie la valeur dans le FIFO correspondant. On prévoit également des instructions avec un bit de réécriture, des instructions 'bifurcation', un mode d'adressage de registre, une fonction de déplacement invisible et un registre de masquage d'opérande.
États désignés : AT, AU, BB, BG, BR, CA, CH, DE, DK, ES, FI, GB, HU, JP, KP, KR, LK, LU, MG, MN, MW, NL, NO, NZ, PL, RO, RU, SD, SE.
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, ML, MR, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)