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1. (WO1994012928) MULTIPLICATEUR RAPIDE AMELIORE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1994/012928    N° de la demande internationale :    PCT/US1993/011196
Date de publication : 09.06.1994 Date de dépôt international : 20.11.1993
Demande présentée en vertu du Chapitre 2 :    14.06.1994    
CIB :
G06F 7/52 (2006.01)
Déposants : UNISYS CORPORATION [US/US]; Township Line and Union Meeting Roads, P.O. Box 500, Blue Bell, PA 19424 (US)
Inventeurs : FLORA, Laurence, P.; (US)
Mandataire : STARR, Mark, T.; Unisys Corporation, Township Line and Union Meeting Roads, P.O. Box 500, Blue Bell, PA 19424 (US)
Données relatives à la priorité :
07/979,548 20.11.1992 US
07/994,561 21.12.1992 US
Titre (EN) ENHANCED FAST MULTIPLIER
(FR) MULTIPLICATEUR RAPIDE AMELIORE
Abrégé : front page image
(EN)A Wallace-type binary tree multiplier (Fig. 3) in which the partial products (Fig. 2) of a multiplicand and a multiplier are produced and then successively reduced using a plurality of adder levels (L1, L2, L3, L4, Fig. 3) comprised of full and half adders (FA, HA, Fig. 3). This reduction continues until a final set of inputs (Level L4, Fig. 3) is produced wherein no more than two inputs remain to be added in any column. This final set is then added using a serial adder (20) and a carry lookahead adder (21) to produce the desired product (po-p15). The additions at leach level are performed in accordance with prescribed rules to provide for fastest overall operating speed and minimum required chip area. In addition, the lengths of the serial adder (20) and carry lookahead adder (21) are chosen to further enhance speed while reducing required chip area. A still further enhancement in multiplier operating speed is achieved by providing connections to adders (Fig. 3) so as to take advantage of the different times of arrival of the inputs to each level (levels L1, L2, L3, L4 in Fig. 3) along with different adder input-to-output delays.
(FR)Multiplicateur (fig. 3) à arbre binaire du type Wallace, dans lequel les produits partiels (fig. 2) d'un multiplicande et d'un multiplicateur sont générés puis successivement réduits à l'aide d'une multiplicité de niveaux d'additionneur (L1, L2, L3, L4, fig. 3) composés d'additionneurs complets et de demi-additionneurs (FA, HA, fig. 3). Cette réduction est poursuivie jusqu'à ce qu'un ensemble final d'entrées (niveau L4, fig. 3) soit produit, et qu'il ne reste que deux entrées au maximum à additionner dans n'importe quelle colonne. Cet ensemble final est alors additionné à l'aide d'un additionneur série (20) et d'un additionneur (21) à report anticipé afin d'obtenir le produit désiré (po-p15). Les additions sont effectuées à chaque niveau en fonction de règles prescrites afin d'obtenir la vitesse de fonctionnement globale la plus élevée et une surface de puce requise minimale. En outre, les longueurs de l'additionneur série (20) et de l'additionneur à report anticipé (21) sont sélectionnées de façon à augmenter davantage la vitesse tout en réduisant la surface de puce requise. L'on obtient une augmentation supplémentaire de la vitesse de fonctionnement du multiplicateur en établissant des connexions avec les additionneurs (fig. 3) afin de profiter des différents temps d'arrivée des entrées à chaque niveau (niveaux L1 L2, L3, L4, fig. 3) ainsi que des différents retards d'entrée/sortie.
États désignés : JP, KR.
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)