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1. (WO1994006082) CIRCUIT DE MEMOIRE AVEC REDONDANCE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1994/006082    N° de la demande internationale :    PCT/FR1993/000842
Date de publication : 17.03.1994 Date de dépôt international : 03.09.1993
Demande présentée en vertu du Chapitre 2 :    06.04.1994    
CIB :
G11C 29/00 (2006.01)
Déposants : THOMSON-CSF SEMICONDUCTEURS SPECIFIQUES [FR/FR]; 173, boulevard Haussmann, F-75008 Paris (FR) (Tous Sauf US).
FERRANT, Richard [FR/FR]; (FR) (US Seulement).
KOECHLIN, Lysiane [FR/FR]; (FR) (US Seulement)
Inventeurs : FERRANT, Richard; (FR).
KOECHLIN, Lysiane; (FR)
Représentant
commun :
THOMSON-CSF SCPI; B.P. 329, F-92402 Courbevoie Cédex (FR)
Données relatives à la priorité :
92/10695 08.09.1992 FR
Titre (EN) MEMORY CIRCUIT WITH REDUNDANCY ARCHITECTURE
(FR) CIRCUIT DE MEMOIRE AVEC REDONDANCE
Abrégé : front page image
(EN)Novel redundancy architecture for an integrated circuit memory. According to the invention, the redundant columns are not different from the usable columns, each usable column (except the first) serving as the redundant column for an adjacent faulty column. In practice, if a column in row j, normally designated by an output of row j of the column decoder DC, is not faulty, it will be selected by the corresponding output of the decoder DC; if, on the contrary, this column is faulty, a distant redundant column will not be used; instead, the decoder output selects the next column (row j + 1), which should normally have been designated by the next output (row j + 1) of the decoder; this next output of the decoder will be directed to a third column (row j + 2), and so on; the connections between the decoder outputs and the columns used will gradually thereby be shifted. The figure illustrates the memory plan in groups of n + 1 columns, the row decoders (DR) and column decoders (DC), the fuse circuit (CF) by means of which the faulty column is designated such that the shift in the row indicated above can be effected. By using this architecture, all the columns can be tested, even those not used.
(FR)La présente invention propose une nouvelle architecture de redondance pour mémoire en circuit intégré. Dans l'architecture proposée par l'invention, il n'y a pas de colonnes de redondance distinctes des colonnes utiles, mais chaque colonne utile (sauf la première) peut servir de colonne de redondance pour une colonne voisine qui serait défectueuse. En pratique, si une colonne de rang j, normalement désignée par une sortie de rang j du décodeur de colonne DC, est bonne, c'est bien cette colonne qui sera sélectionnée par la sortie correspondante du décodeur DC; si au contraire cette colonne est défectueuse, on n'ira pas chercher une colonne de redondance éloignée spécialisée pour la réparation, mais on fera en sorte que la sortie du décodeur sélectionne la colonne suivante (rang j + 1), qui aurait dû normalement être désignée par la sortie suivante (rang j + 1) du décodeur; on aiguillera cette autre sortie de décodeur vers une troisième colonne (rang j + 2), et ainsi de suite; ainsi on décalera progressivement les liaisons entre les sorties de décodeur et les colonnes utilisées. Sur la figure on voit le plan mémoire en groupes de n + 1 colonnes; les décodeurs de rangée (DR) et de colonne (DC); le circuit à fusibles (CF) par lequel on désigne la colonne défectueuse à partir de laquelle il faut effectuer le décalage de rang indiqué ci-dessus. Grâce à cette architecture on peut tester toutes les colonnes, même celles qui ne sont pas utilisées.
États désignés : JP, KR, US.
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : français (FR)
Langue de dépôt : français (FR)