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1. (WO1993019548) APPAREIL ET PROCEDE DE SYNCHRONISATION D'UN SIGNAL D'HORLOGE
Dernières données bibliographiques dont dispose le Bureau international

N° de publication : WO/1993/019548 N° de la demande internationale : PCT/US1993/000413
Date de publication : 30.09.1993 Date de dépôt international : 21.01.1993
CIB :
H04L 7/033 (2006.01)
H ÉLECTRICITÉ
04
TECHNIQUE DE LA COMMUNICATION ÉLECTRIQUE
L
TRANSMISSION D'INFORMATION NUMÉRIQUE, p.ex. COMMUNICATION TÉLÉGRAPHIQUE
7
Dispositions pour synchroniser le récepteur avec l'émetteur
02
Commande de vitesse ou de phase au moyen des signaux de code reçus, les signaux ne contenant aucune information de synchronisation particulière
033
en utilisant les transitions du signal reçu pour commander la phase de moyens générateurs du signal de synchronisation, p.ex. en utilisant une boucle verrouillée en phase
Déposants :
MOTOROLA, INC. [US/US]; 1303 East Algonquin Road Schaumburg, IL 60196, US
Inventeurs :
LAROSA, Christopher, P.; US
CARNEY, Michael, J.; US
BAKER, James, C.; US
Mandataire :
PARMELEE, Steven, G. ; Motorola, Inc. Intellectual Property Dept. 1303 East Algonquin Road Schaumburg, IL 60196, US
Données relatives à la priorité :
858,24626.03.1992US
Titre (EN) APPARATUS FOR AND METHOD OF SYNCHRONIZING A CLOCK SIGNAL
(FR) APPAREIL ET PROCEDE DE SYNCHRONISATION D'UN SIGNAL D'HORLOGE
Abrégé :
(EN) The present disclosure includes a discussion of a method of synchronizing a sampling clock signal to a received data signal (131). The clock recovery circuit (127) generates several clock signals (339, 341, 343, 345) at the symbol rate, with each clock signal having a unique phase. To permit fast initial acquisition, the set of clock signals includes a pair of clocks which differ in phase by one-half of a symbol interval. Additionally, the clock recovery circuitry (127) generates error signals (347, 349, 351, 353) representing the difference between the phase of the received data signal and the phase of each clock signal. The error signals (347, 349, 351, 353) are processed over multiple symbol times to determine the optimal sampling phase. The clock recovery circuit (127) then adjusts or maintains the phase of the symbol clock (139) to provide the optimal sampling phase.
(FR) La présente description comporte un exposé sur un procédé permettant de synchroniser un échantillon de signal d'horloge avec un signal reçu contenant des données (131). Le circuit de récupération de signal d'horloge (127) engendre plusieurs signaux d'horloge (339, 341, 343, 345) avec un débit correspondant au débit de symbole, chaque signal d'horloge comportant une phase unique. Pour permettre une acquisition initiale rapide, cette série de signaux d'horloge en inclut deux qui diffèrent en phase d'un demi-intervalle de symbole. De plus, le circuit de récupération de signal d'horloge (127) engendre des signaux d'erreur (347, 349, 351, 353) représentant la différence existant entre la phase du signal reçu contenant des données et celle de chaque signal d'horloge. Les signaux d'erreur (347, 349, 351, 353) subissent un traitement sur de multiples durées de symbole, ce qui permet de déterminer la phase d'échantillonnage optimum. Le circuit de récupération du signal d'horloge (127) ajuste alors ou maintient la phase de l'horloge de symbole (139) et fournit ainsi la phase d'échantillonnage optimum.
États désignés : CA, CZ, FI, GB, JP, KR
Langue de publication : Anglais (EN)
Langue de dépôt : Anglais (EN)
Également publié sous:
CZPV1993-2563JPH06508496CA2102406KR1001279940000*