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1. (WO1993019533) NUMERISEUR PARALLELE DE MOYENNAGE
Dernières données bibliographiques dont dispose le Bureau international

N° de publication : WO/1993/019533 N° de la demande internationale : PCT/US1993/002129
Date de publication : 30.09.1993 Date de dépôt international : 15.03.1993
Demande présentée en vertu du Chapitre 2 : 12.10.1993
CIB :
H03M 1/36 (2006.01)
H ÉLECTRICITÉ
03
CIRCUITS ÉLECTRONIQUES FONDAMENTAUX
M
CODAGE, DÉCODAGE OU CONVERSION DE CODE, EN GÉNÉRAL
1
Conversion analogique/numérique; Conversion numérique/analogique
12
Convertisseurs analogiques/numériques
34
Valeur analogique comparée à des valeurs de référence
36
uniquement simultanément, c. à d. du type parallèle
Déposants :
DAVID SARNOFF RESEARCH CENTER, INC. [US/US]; 201 Washington Road CN5300 Princeton, NJ 08543-5300, US
INDUSTRIAL TECHNOLOGY RESEARCH INSTITUTE ELECTRONICS RESEARCH AND SERVICE ORGANIZATION [--/--]; 195 Section 4 Chung Hsing Road Chutung Hsinchu 3105, TW
Inventeurs :
DINGWALL, Andrew, G., F.; US
HSUEH, Fu-Lung; US
Mandataire :
BURKE, William, J.; David Sarnoff Research Center, Inc. 201 Washington Road CN5300 Princeton, NJ 08543-5300, US
Données relatives à la priorité :
07/887,76129.05.1992US
9205727.216.03.1992GB
Titre (EN) AVERAGING FLASH ANALOG-TO-DIGITAL CONVERTER
(FR) NUMERISEUR PARALLELE DE MOYENNAGE
Abrégé :
(EN) A flash-type analog-to-digital converter (ADC) uses only 2n-m comparators (114h, 114i, 114j...) coupled to the analog input line to generate a n-bit digital output signal. Each pair of these actual comparators are coupled, in parallel, to 2m pseudocomparators (114j+1, 114j+2, 114j+3...) which provide values representing comparisons of the input signal value to respective reference values between the reference values used by the actual comparators. The output signals of each pair actual comparators are combined in respectively different proportions at each of the pseudocomparators. In this manner, the output signals of the actual comparators are averaged to produce the interstitial comparison values. In one embodiment of the invention, the ADC is implemented in BiCMOS technology with a bipolar differential input stage and a CMOS latching comparator. Signals are distributed from the actual comparators to the pseudocomparators via a pair of resistive ladder networks. In other embodiments of the invention the ADC is implemented in CMOS technology and the pseudocomparators use ratioed transistor widths and ratioed capacitors to proportionally divide the ouptut signals of the actual comparators in order to generate the interstitial ouput values. A final embodiment of the invention combines two averaging flash ADCs to form a novel subranging ADC.
(FR) L'invention concerne un numériseur parallèle qui utilise seulement des comparateurs 2n-m (114h, 114i, 114j) couplés à la ligne d'entrée analogique pour générer un signal de sortie numérique à n bits. Chaque paire de comparateurs réels est couplée en série à des pseudocomparateurs (114j+1, 114j+2, 114j+3) qui fournissent des valeurs représentant les comparaisons entre la valeur du signal d'entrée et les valeurs de référence respectives, et les valeurs de référence utilisées par les comparateurs réels. Les signaux de sortie de chaque paire de comparateurs réels sont combinés dans différentes proportions au niveau de chaque pseudocomparateur. Ainsi, la moyenne des signaux de sortie des comparateurs réels est calculée afin d'obtenir des valeurs de comparaison interstitielles. Dans un certain mode de réalisation, le numériseur est mis en ÷uvre selon la technique CMOS avec un étage d'entrée différentielle bipolaire et un comparateur CMOS à verrouillage. Les comparateurs réels distribuent des signaux aux pseudocomparateurs par l'intermédiaire d'une paire de réseaux en échelle résistifs. Dans un autre mode de réalisation, le numériseur parallèle est mis en ÷uvre selon la technique CMOS et les pseudocomparateurs utilisent les largeur de grilles de transistors présentant un certain rapport entre elles et des condensateurs présentant un certain rapport entre eux pour diviser proportionnellement les signaux de sortie des comparateurs réels afin de produire des valeurs de sortie interstitielles. Dans le dernier mode de réalisation, l'invention combine deux numériseurs de moyennage pour former un nouveau numériseur de quantification.
États désignés : JP, KP
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Langue de publication : Anglais (EN)
Langue de dépôt : Anglais (EN)
Également publié sous:
EP0631702JPH07506705