PATENTSCOPE sera indisponible quelques heures pour des raisons de maintenance le mardi 19.11.2019 à 16:00 CET
Recherche dans les collections de brevets nationales et internationales
Certains contenus de cette application ne sont pas disponibles pour le moment.
Si cette situation persiste, veuillez nous contacter àObservations et contact
1. (WO1993019528) CIRCUITS A VERROUILLAGE MOS ET SYNCHRONISATEURS INCORPORANT CES CIRCUITS
Dernières données bibliographiques dont dispose le Bureau international

N° de publication : WO/1993/019528 N° de la demande internationale : PCT/EP1992/000643
Date de publication : 30.09.1993 Date de dépôt international : 19.03.1992
Demande présentée en vertu du Chapitre 2 : 05.10.1993
CIB :
H03K 3/356 (2006.01)
H ÉLECTRICITÉ
03
CIRCUITS ÉLECTRONIQUES FONDAMENTAUX
K
TECHNIQUE DE L'IMPULSION
3
Circuits pour produire des impulsions électriques; Circuits monostables, bistables ou multistables
02
Générateurs caractérisés par le type de circuit ou par les moyens utilisés pour produire des impulsions
353
par l'utilisation, comme éléments actifs, de transistors à effet de champ avec réaction positive interne ou externe
356
Circuits bistables
Déposants :
VLSI TECHNOLOGY INC. [US/US]; 1109 McKay Drive San Jose, CA 95131, US (AllExceptUS)
N.V. PHILIPS' GLOEILAMPENFABRIEKEN [NL/NL]; Groenewoudseweg 1 NL-5621 BA Eindhoven, NL (AllExceptUS)
VAN GELOVEN, Jan, A. [NL/FR]; FR (UsOnly)
KRUSE, Stephen, M. [CA/FR]; FR (UsOnly)
CLINE, Ronald, L. [US/FR]; FR (UsOnly)
Inventeurs :
VAN GELOVEN, Jan, A.; FR
KRUSE, Stephen, M.; FR
CLINE, Ronald, L.; FR
Mandataire :
HORTON, Andrew, Robert, Grant; Bowles Horton Felden House Dower Mews, High Street Berkhamsted Hertfordshire HP4 2BL, GB
Données relatives à la priorité :
Titre (EN) MOS LATCHES AND SYNCHRONIZERS INCORPORATING THEM
(FR) CIRCUITS A VERROUILLAGE MOS ET SYNCHRONISATEURS INCORPORANT CES CIRCUITS
Abrégé :
(EN) A MOS synchronizer comprises two cascaded D latches each of whichcomprises an n-channel pass gate, a CMOS feed-forward inverting buffer and a CMOS clocked feedback inverter. The synchronizer has devices of increased width at various places to increase loop gain and the pass gate comprises a plurality of transistors of which the n+ diffusions are merged to minimize the capacitance at the input node of the inverting feed-forward buffer.
(FR) Un synchronisateur MOS comprend deux circuits à verrouillage D en cascade; chacun de ces circuits comprend une porte de passage à n canaux, un circuit tampon CMOS d'inversion à action anticipée et un inverseur à contre-réaction CMOS cadencé. Le synchronisateur possède des dispositifs de largeur augmentée à différents endroits destinés à augmenter le gain de la boucle et la porte de passage comprend plusieurs transistors dont les n+ diffusions sont réunies de manière à minimiser la capacitance au noeud d'entrée du circuit tampon d'inversion à action anticipée.
États désignés : JP, KR, US
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FR, GB, GR, IT, LU, MC, NL, SE)
Langue de publication : Anglais (EN)
Langue de dépôt : Anglais (EN)